Combien de broches compte un module DDR5 ?

Un DIMM DDR5 (UDIMM ou RDIMM) compte 288 broches, 144 par face. Un SO-DIMM DDR5 en compte 262, broches impaires à l’avant et paires au dos. Les deux formats répartissent les signaux en deux sous-canaux, A et B.

Quelle tension faut-il fournir à un module DDR5 ?

5 V nominal sur VIN_BULK pour un UDIMM ou un SO-DIMM ; 12 V nominal sur VIN_BULK plus 3,3 V sur VIN_MGMT pour un RDIMM. Le PMIC du module produit lui-même les 1,1 V (VDD, VDDQ) et 1,8 V (VPP) des puces.

Peut-on mettre une barrette DDR5 dans un emplacement DDR4 ?

Non. Les deux DIMM ont 288 broches, mais le détrompeur est placé ailleurs et le brochage est différent, donc le module n’entre pas. Et même électriquement, la DDR5 attend 5 V (12 V en RDIMM) pour le PMIC du module.

L’ECC on-die de la DDR5 remplace-t-il une mémoire ECC ?

Non. L’ECC on-die corrige à l’intérieur de chaque puce et ne protège pas le bus. Une protection de bout en bout demande un module ECC, qui câble les broches CB, et un contrôleur qui les exploite.

Que signifient les suffixes _A et _B ?

Ils désignent les deux sous-canaux indépendants du module. DQ0_A et DQ0_B sont deux bits de données distincts, chacun dans son sous-canal de 32 bits, avec ses propres horloges, commande/adresse et chip selects.

Brochage

Brochage DDR5 : DIMM 288 broches et SO-DIMM 262 broches

Un module DDR5 existe en DIMM de 288 broches (UDIMM pour les PC, RDIMM pour les serveurs) et en SO-DIMM de 262 broches pour les portables. Chaque module porte deux sous-canaux indépendants de 32 bits, A et B, et son propre PMIC : la carte fournit 5 V (12 V en RDIMM), pas 1,1 V.

Par Hugues Orgitello · Mis à jour le 25 octobre 2026 ·

DIMM DDR5 non tamponné (UDIMM), 288 broches

Noms des fiches techniques des modules, direction vue du module. Broches 1 à 144 sur la face avant, 145 à 288 sur la face arrière ; le détrompeur se situe entre les broches 75 et 76 (219 et 220 au dos). Les broches CB ne servent que sur un module ECC.

Broche	Signal	Sens	Face	Sous-canal	Description
1	VIN_BULK		Avant	Commun	Entrée 5 V du PMIC monté sur le module (Alimentation)
2	RFU		Avant	-	Réservée, aucune connexion sur le module (Non connectée)
3	RFU		Avant	-	Réservée, aucune connexion sur le module (Non connectée)
4	HSCL	Entrée	Avant	Commun	Horloge du bus latéral I3C Basic / I2C vers le hub SPD (Configuration)
5	HSDA	E/S	Avant	Commun	Données du bus latéral I3C Basic / I2C (Configuration)
6	VSS		Avant	-	Masse (Masse)
7	RFU		Avant	-	Réservée, aucune connexion sur le module (Non connectée)
8	VSS		Avant	-	Masse (Masse)
9	DQ0_A	E/S	Avant	A	Donnée, bit 0, sous-canal A (Signal)
10	VSS		Avant	-	Masse (Masse)
11	DQ1_A	E/S	Avant	A	Donnée, bit 1, sous-canal A (Signal)
12	VSS		Avant	-	Masse (Masse)
13	DQS0_A_c	E/S	Avant	A	Strobe de données 0, sous-canal A, négatif (Paire différentielle)
14	DQS0_A_t	E/S	Avant	A	Strobe de données 0, sous-canal A, positif (Paire différentielle)
15	VSS		Avant	-	Masse (Masse)
16	DQ4_A	E/S	Avant	A	Donnée, bit 4, sous-canal A (Signal)
17	VSS		Avant	-	Masse (Masse)
18	DQ5_A	E/S	Avant	A	Donnée, bit 5, sous-canal A (Signal)
19	VSS		Avant	-	Masse (Masse)
20	DQ8_A	E/S	Avant	A	Donnée, bit 8, sous-canal A (Signal)
21	VSS		Avant	-	Masse (Masse)
22	DQ9_A	E/S	Avant	A	Donnée, bit 9, sous-canal A (Signal)
23	VSS		Avant	-	Masse (Masse)
24	DM1_A_n	Entrée	Avant	A	Masque de données en écriture, octet 1, sous-canal A, actif bas (Signal)
25	VSS		Avant	-	Masse (Masse)
26	DQ12_A	E/S	Avant	A	Donnée, bit 12, sous-canal A (Signal)
27	VSS		Avant	-	Masse (Masse)
28	DQ13_A	E/S	Avant	A	Donnée, bit 13, sous-canal A (Signal)
29	VSS		Avant	-	Masse (Masse)
30	DQ16_A	E/S	Avant	A	Donnée, bit 16, sous-canal A (Signal)
31	VSS		Avant	-	Masse (Masse)
32	DQ17_A	E/S	Avant	A	Donnée, bit 17, sous-canal A (Signal)
33	VSS		Avant	-	Masse (Masse)
34	DQS2_A_c	E/S	Avant	A	Strobe de données 2, sous-canal A, négatif (Paire différentielle)
35	DQS2_A_t	E/S	Avant	A	Strobe de données 2, sous-canal A, positif (Paire différentielle)
36	VSS		Avant	-	Masse (Masse)
37	DQ20_A	E/S	Avant	A	Donnée, bit 20, sous-canal A (Signal)
38	VSS		Avant	-	Masse (Masse)
39	DQ21_A	E/S	Avant	A	Donnée, bit 21, sous-canal A (Signal)
40	VSS		Avant	-	Masse (Masse)
41	DQ24_A	E/S	Avant	A	Donnée, bit 24, sous-canal A (Signal)
42	VSS		Avant	-	Masse (Masse)
43	DQ25_A	E/S	Avant	A	Donnée, bit 25, sous-canal A (Signal)
44	VSS		Avant	-	Masse (Masse)
45	DM3_A_n	Entrée	Avant	A	Masque de données en écriture, octet 3, sous-canal A, actif bas (Signal)
46	VSS		Avant	-	Masse (Masse)
47	DQ28_A	E/S	Avant	A	Donnée, bit 28, sous-canal A (Signal)
48	VSS		Avant	-	Masse (Masse)
49	DQ29_A	E/S	Avant	A	Donnée, bit 29, sous-canal A (Signal)
50	VSS		Avant	-	Masse (Masse)
51	CB0_A	E/S	Avant	A	Bit de contrôle ECC 0, sous-canal A (Signal)
52	VSS		Avant	-	Masse (Masse)
53	CB1_A	E/S	Avant	A	Bit de contrôle ECC 1, sous-canal A (Signal)
54	VSS		Avant	-	Masse (Masse)
55	DQS4_A_c	E/S	Avant	A	Strobe de données 4, sous-canal A, négatif (Paire différentielle)
56	DQS4_A_t	E/S	Avant	A	Strobe de données 4, sous-canal A, positif (Paire différentielle)
57	VSS		Avant	-	Masse (Masse)
58	CS0_A_n	Entrée	Avant	A	Sélection du rang 0, sous-canal A, active basse (Signal)
59	VSS		Avant	-	Masse (Masse)
60	CA0_A	Entrée	Avant	A	Commande/adresse, bit 0, sous-canal A (Signal)
61	CA2_A	Entrée	Avant	A	Commande/adresse, bit 2, sous-canal A (Signal)
62	VSS		Avant	-	Masse (Masse)
63	CA4_A	Entrée	Avant	A	Commande/adresse, bit 4, sous-canal A (Signal)
64	CA6_A	Entrée	Avant	A	Commande/adresse, bit 6, sous-canal A (Signal)
65	VSS		Avant	-	Masse (Masse)
66	CA8_A	Entrée	Avant	A	Commande/adresse, bit 8, sous-canal A (Signal)
67	CA10_A	Entrée	Avant	A	Commande/adresse, bit 10, sous-canal A (Signal)
68	VSS		Avant	-	Masse (Masse)
69	CA12_A	Entrée	Avant	A	Commande/adresse, bit 12, sous-canal A (Signal)
70	RFU		Avant	-	Réservée, aucune connexion sur le module (Non connectée)
71	VSS		Avant	-	Masse (Masse)
72	CK0_A_t	Entrée	Avant	A	Horloge 0, sous-canal A, positif (Paire différentielle)
73	CK0_A_c	Entrée	Avant	A	Horloge 0, sous-canal A, négatif (Paire différentielle)
74	VSS		Avant	-	Masse (Masse)
75	RFU		Avant	-	Réservée, aucune connexion sur le module (Non connectée)
76	RFU		Avant	-	Réservée, aucune connexion sur le module (Non connectée)
77	VSS		Avant	-	Masse (Masse)
78	CK0_B_t	Entrée	Avant	B	Horloge 0, sous-canal B, positif (Paire différentielle)
79	CK0_B_c	Entrée	Avant	B	Horloge 0, sous-canal B, négatif (Paire différentielle)
80	VSS		Avant	-	Masse (Masse)
81	RFU		Avant	-	Réservée, aucune connexion sur le module (Non connectée)
82	CA12_B	Entrée	Avant	B	Commande/adresse, bit 12, sous-canal B (Signal)
83	VSS		Avant	-	Masse (Masse)
84	CA10_B	Entrée	Avant	B	Commande/adresse, bit 10, sous-canal B (Signal)
85	CA8_B	Entrée	Avant	B	Commande/adresse, bit 8, sous-canal B (Signal)
86	VSS		Avant	-	Masse (Masse)
87	CA6_B	Entrée	Avant	B	Commande/adresse, bit 6, sous-canal B (Signal)
88	CA4_B	Entrée	Avant	B	Commande/adresse, bit 4, sous-canal B (Signal)
89	VSS		Avant	-	Masse (Masse)
90	CA2_B	Entrée	Avant	B	Commande/adresse, bit 2, sous-canal B (Signal)
91	CA0_B	Entrée	Avant	B	Commande/adresse, bit 0, sous-canal B (Signal)
92	VSS		Avant	-	Masse (Masse)
93	CS0_B_n	Entrée	Avant	B	Sélection du rang 0, sous-canal B, active basse (Signal)
94	VSS		Avant	-	Masse (Masse)
95	RESET_n	Entrée	Avant	Commun	Reset asynchrone, actif bas, commun aux deux sous-canaux (Signal)
96	VSS		Avant	-	Masse (Masse)
97	CB0_B	E/S	Avant	B	Bit de contrôle ECC 0, sous-canal B (Signal)
98	VSS		Avant	-	Masse (Masse)
99	CB1_B	E/S	Avant	B	Bit de contrôle ECC 1, sous-canal B (Signal)
100	VSS		Avant	-	Masse (Masse)
101	DQ0_B	E/S	Avant	B	Donnée, bit 0, sous-canal B (Signal)
102	VSS		Avant	-	Masse (Masse)
103	DQ1_B	E/S	Avant	B	Donnée, bit 1, sous-canal B (Signal)
104	VSS		Avant	-	Masse (Masse)
105	DQS0_B_c	E/S	Avant	B	Strobe de données 0, sous-canal B, négatif (Paire différentielle)
106	DQS0_B_t	E/S	Avant	B	Strobe de données 0, sous-canal B, positif (Paire différentielle)
107	VSS		Avant	-	Masse (Masse)
108	DQ4_B	E/S	Avant	B	Donnée, bit 4, sous-canal B (Signal)
109	VSS		Avant	-	Masse (Masse)
110	DQ5_B	E/S	Avant	B	Donnée, bit 5, sous-canal B (Signal)
111	VSS		Avant	-	Masse (Masse)
112	DQ8_B	E/S	Avant	B	Donnée, bit 8, sous-canal B (Signal)
113	VSS		Avant	-	Masse (Masse)
114	DQ9_B	E/S	Avant	B	Donnée, bit 9, sous-canal B (Signal)
115	VSS		Avant	-	Masse (Masse)
116	DM1_B_n	Entrée	Avant	B	Masque de données en écriture, octet 1, sous-canal B, actif bas (Signal)
117	VSS		Avant	-	Masse (Masse)
118	DQ12_B	E/S	Avant	B	Donnée, bit 12, sous-canal B (Signal)
119	VSS		Avant	-	Masse (Masse)
120	DQ13_B	E/S	Avant	B	Donnée, bit 13, sous-canal B (Signal)
121	VSS		Avant	-	Masse (Masse)
122	DQ16_B	E/S	Avant	B	Donnée, bit 16, sous-canal B (Signal)
123	VSS		Avant	-	Masse (Masse)
124	DQ17_B	E/S	Avant	B	Donnée, bit 17, sous-canal B (Signal)
125	VSS		Avant	-	Masse (Masse)
126	DQS2_B_c	E/S	Avant	B	Strobe de données 2, sous-canal B, négatif (Paire différentielle)
127	DQS2_B_t	E/S	Avant	B	Strobe de données 2, sous-canal B, positif (Paire différentielle)
128	VSS		Avant	-	Masse (Masse)
129	DQ20_B	E/S	Avant	B	Donnée, bit 20, sous-canal B (Signal)
130	VSS		Avant	-	Masse (Masse)
131	DQ21_B	E/S	Avant	B	Donnée, bit 21, sous-canal B (Signal)
132	VSS		Avant	-	Masse (Masse)
133	DQ24_B	E/S	Avant	B	Donnée, bit 24, sous-canal B (Signal)
134	VSS		Avant	-	Masse (Masse)
135	DQ25_B	E/S	Avant	B	Donnée, bit 25, sous-canal B (Signal)
136	VSS		Avant	-	Masse (Masse)
137	DM3_B_n	Entrée	Avant	B	Masque de données en écriture, octet 3, sous-canal B, actif bas (Signal)
138	VSS		Avant	-	Masse (Masse)
139	DQ28_B	E/S	Avant	B	Donnée, bit 28, sous-canal B (Signal)
140	VSS		Avant	-	Masse (Masse)
141	DQ29_B	E/S	Avant	B	Donnée, bit 29, sous-canal B (Signal)
142	VSS		Avant	-	Masse (Masse)
143	RFU		Avant	-	Réservée, aucune connexion sur le module (Non connectée)
144	RFU		Avant	-	Réservée, aucune connexion sur le module (Non connectée)
145	VIN_BULK		Arrière	Commun	Entrée 5 V du PMIC monté sur le module (Alimentation)
146	VIN_BULK		Arrière	Commun	Entrée 5 V du PMIC monté sur le module (Alimentation)
147	PWR_GOOD	E/S	Arrière	Commun	Power good du PMIC, drain ouvert ; forcée au niveau bas, elle coupe les régulateurs (Configuration)
148	HSA	Entrée	Arrière	Commun	Adresse du hub SPD : résistance vers la masse sur la carte mère, une valeur par emplacement (Configuration)
149	RFU		Arrière	-	Réservée, aucune connexion sur le module (Non connectée)
150	VSS		Arrière	-	Masse (Masse)
151	PWR_EN	Entrée	Arrière	Commun	Activation du PMIC, active haute (Configuration)
152	RFU		Arrière	-	Réservée, aucune connexion sur le module (Non connectée)
153	VSS		Arrière	-	Masse (Masse)
154	DQ2_A	E/S	Arrière	A	Donnée, bit 2, sous-canal A (Signal)
155	VSS		Arrière	-	Masse (Masse)
156	DQ3_A	E/S	Arrière	A	Donnée, bit 3, sous-canal A (Signal)
157	VSS		Arrière	-	Masse (Masse)
158	DM0_A_n	Entrée	Arrière	A	Masque de données en écriture, octet 0, sous-canal A, actif bas (Signal)
159	VSS		Arrière	-	Masse (Masse)
160	DQ6_A	E/S	Arrière	A	Donnée, bit 6, sous-canal A (Signal)
161	VSS		Arrière	-	Masse (Masse)
162	DQ7_A	E/S	Arrière	A	Donnée, bit 7, sous-canal A (Signal)
163	VSS		Arrière	-	Masse (Masse)
164	DQ10_A	E/S	Arrière	A	Donnée, bit 10, sous-canal A (Signal)
165	VSS		Arrière	-	Masse (Masse)
166	DQ11_A	E/S	Arrière	A	Donnée, bit 11, sous-canal A (Signal)
167	VSS		Arrière	-	Masse (Masse)
168	DQS1_A_c	E/S	Arrière	A	Strobe de données 1, sous-canal A, négatif (Paire différentielle)
169	DQS1_A_t	E/S	Arrière	A	Strobe de données 1, sous-canal A, positif (Paire différentielle)
170	VSS		Arrière	-	Masse (Masse)
171	DQ14_A	E/S	Arrière	A	Donnée, bit 14, sous-canal A (Signal)
172	VSS		Arrière	-	Masse (Masse)
173	DQ15_A	E/S	Arrière	A	Donnée, bit 15, sous-canal A (Signal)
174	VSS		Arrière	-	Masse (Masse)
175	DQ18_A	E/S	Arrière	A	Donnée, bit 18, sous-canal A (Signal)
176	VSS		Arrière	-	Masse (Masse)
177	DQ19_A	E/S	Arrière	A	Donnée, bit 19, sous-canal A (Signal)
178	VSS		Arrière	-	Masse (Masse)
179	DM2_A_n	Entrée	Arrière	A	Masque de données en écriture, octet 2, sous-canal A, actif bas (Signal)
180	VSS		Arrière	-	Masse (Masse)
181	DQ22_A	E/S	Arrière	A	Donnée, bit 22, sous-canal A (Signal)
182	VSS		Arrière	-	Masse (Masse)
183	DQ23_A	E/S	Arrière	A	Donnée, bit 23, sous-canal A (Signal)
184	VSS		Arrière	-	Masse (Masse)
185	DQ26_A	E/S	Arrière	A	Donnée, bit 26, sous-canal A (Signal)
186	VSS		Arrière	-	Masse (Masse)
187	DQ27_A	E/S	Arrière	A	Donnée, bit 27, sous-canal A (Signal)
188	VSS		Arrière	-	Masse (Masse)
189	DQS3_A_c	E/S	Arrière	A	Strobe de données 3, sous-canal A, négatif (Paire différentielle)
190	DQS3_A_t	E/S	Arrière	A	Strobe de données 3, sous-canal A, positif (Paire différentielle)
191	VSS		Arrière	-	Masse (Masse)
192	DQ30_A	E/S	Arrière	A	Donnée, bit 30, sous-canal A (Signal)
193	VSS		Arrière	-	Masse (Masse)
194	DQ31_A	E/S	Arrière	A	Donnée, bit 31, sous-canal A (Signal)
195	VSS		Arrière	-	Masse (Masse)
196	CB2_A	E/S	Arrière	A	Bit de contrôle ECC 2, sous-canal A (Signal)
197	VSS		Arrière	-	Masse (Masse)
198	CB3_A	E/S	Arrière	A	Bit de contrôle ECC 3, sous-canal A (Signal)
199	VSS		Arrière	-	Masse (Masse)
200	ALERT_n	Sortie	Arrière	Commun	Alerte sur erreur CRC, active basse ; à relier à VDDQ côté carte si inutilisée (Signal)
201	VSS		Arrière	-	Masse (Masse)
202	CS1_A_n	Entrée	Arrière	A	Sélection du rang 1, sous-canal A, active basse (Signal)
203	VSS		Arrière	-	Masse (Masse)
204	CA1_A	Entrée	Arrière	A	Commande/adresse, bit 1, sous-canal A (Signal)
205	CA3_A	Entrée	Arrière	A	Commande/adresse, bit 3, sous-canal A (Signal)
206	VSS		Arrière	-	Masse (Masse)
207	CA5_A	Entrée	Arrière	A	Commande/adresse, bit 5, sous-canal A (Signal)
208	CA7_A	Entrée	Arrière	A	Commande/adresse, bit 7, sous-canal A (Signal)
209	VSS		Arrière	-	Masse (Masse)
210	CA9_A	Entrée	Arrière	A	Commande/adresse, bit 9, sous-canal A (Signal)
211	CA11_A	Entrée	Arrière	A	Commande/adresse, bit 11, sous-canal A (Signal)
212	VSS		Arrière	-	Masse (Masse)
213	RFU		Arrière	-	Réservée, aucune connexion sur le module (Non connectée)
214	RFU		Arrière	-	Réservée, aucune connexion sur le module (Non connectée)
215	VSS		Arrière	-	Masse (Masse)
216	CK1_A_t	Entrée	Arrière	A	Horloge 1, sous-canal A, positif (Paire différentielle)
217	CK1_A_c	Entrée	Arrière	A	Horloge 1, sous-canal A, négatif (Paire différentielle)
218	VSS		Arrière	-	Masse (Masse)
219	RFU		Arrière	-	Réservée, aucune connexion sur le module (Non connectée)
220	RFU		Arrière	-	Réservée, aucune connexion sur le module (Non connectée)
221	VSS		Arrière	-	Masse (Masse)
222	CK1_B_t	Entrée	Arrière	B	Horloge 1, sous-canal B, positif (Paire différentielle)
223	CK1_B_c	Entrée	Arrière	B	Horloge 1, sous-canal B, négatif (Paire différentielle)
224	VSS		Arrière	-	Masse (Masse)
225	RFU		Arrière	-	Réservée, aucune connexion sur le module (Non connectée)
226	RFU		Arrière	-	Réservée, aucune connexion sur le module (Non connectée)
227	VSS		Arrière	-	Masse (Masse)
228	CA11_B	Entrée	Arrière	B	Commande/adresse, bit 11, sous-canal B (Signal)
229	CA9_B	Entrée	Arrière	B	Commande/adresse, bit 9, sous-canal B (Signal)
230	VSS		Arrière	-	Masse (Masse)
231	CA7_B	Entrée	Arrière	B	Commande/adresse, bit 7, sous-canal B (Signal)
232	CA5_B	Entrée	Arrière	B	Commande/adresse, bit 5, sous-canal B (Signal)
233	VSS		Arrière	-	Masse (Masse)
234	CA3_B	Entrée	Arrière	B	Commande/adresse, bit 3, sous-canal B (Signal)
235	CA1_B	Entrée	Arrière	B	Commande/adresse, bit 1, sous-canal B (Signal)
236	VSS		Arrière	-	Masse (Masse)
237	CS1_B_n	Entrée	Arrière	B	Sélection du rang 1, sous-canal B, active basse (Signal)
238	VSS		Arrière	-	Masse (Masse)
239	DQS4_B_c	E/S	Arrière	B	Strobe de données 4, sous-canal B, négatif (Paire différentielle)
240	DQS4_B_t	E/S	Arrière	B	Strobe de données 4, sous-canal B, positif (Paire différentielle)
241	VSS		Arrière	-	Masse (Masse)
242	CB2_B	E/S	Arrière	B	Bit de contrôle ECC 2, sous-canal B (Signal)
243	VSS		Arrière	-	Masse (Masse)
244	CB3_B	E/S	Arrière	B	Bit de contrôle ECC 3, sous-canal B (Signal)
245	VSS		Arrière	-	Masse (Masse)
246	DQ2_B	E/S	Arrière	B	Donnée, bit 2, sous-canal B (Signal)
247	VSS		Arrière	-	Masse (Masse)
248	DQ3_B	E/S	Arrière	B	Donnée, bit 3, sous-canal B (Signal)
249	VSS		Arrière	-	Masse (Masse)
250	DM0_B_n	Entrée	Arrière	B	Masque de données en écriture, octet 0, sous-canal B, actif bas (Signal)
251	VSS		Arrière	-	Masse (Masse)
252	DQ6_B	E/S	Arrière	B	Donnée, bit 6, sous-canal B (Signal)
253	VSS		Arrière	-	Masse (Masse)
254	DQ7_B	E/S	Arrière	B	Donnée, bit 7, sous-canal B (Signal)
255	VSS		Arrière	-	Masse (Masse)
256	DQ10_B	E/S	Arrière	B	Donnée, bit 10, sous-canal B (Signal)
257	VSS		Arrière	-	Masse (Masse)
258	DQ11_B	E/S	Arrière	B	Donnée, bit 11, sous-canal B (Signal)
259	VSS		Arrière	-	Masse (Masse)
260	DQS1_B_c	E/S	Arrière	B	Strobe de données 1, sous-canal B, négatif (Paire différentielle)
261	DQS1_B_t	E/S	Arrière	B	Strobe de données 1, sous-canal B, positif (Paire différentielle)
262	VSS		Arrière	-	Masse (Masse)
263	DQ14_B	E/S	Arrière	B	Donnée, bit 14, sous-canal B (Signal)
264	VSS		Arrière	-	Masse (Masse)
265	DQ15_B	E/S	Arrière	B	Donnée, bit 15, sous-canal B (Signal)
266	VSS		Arrière	-	Masse (Masse)
267	DQ18_B	E/S	Arrière	B	Donnée, bit 18, sous-canal B (Signal)
268	VSS		Arrière	-	Masse (Masse)
269	DQ19_B	E/S	Arrière	B	Donnée, bit 19, sous-canal B (Signal)
270	VSS		Arrière	-	Masse (Masse)
271	DM2_B_n	Entrée	Arrière	B	Masque de données en écriture, octet 2, sous-canal B, actif bas (Signal)
272	VSS		Arrière	-	Masse (Masse)
273	DQ22_B	E/S	Arrière	B	Donnée, bit 22, sous-canal B (Signal)
274	VSS		Arrière	-	Masse (Masse)
275	DQ23_B	E/S	Arrière	B	Donnée, bit 23, sous-canal B (Signal)
276	VSS		Arrière	-	Masse (Masse)
277	DQ26_B	E/S	Arrière	B	Donnée, bit 26, sous-canal B (Signal)
278	VSS		Arrière	-	Masse (Masse)
279	DQ27_B	E/S	Arrière	B	Donnée, bit 27, sous-canal B (Signal)
280	VSS		Arrière	-	Masse (Masse)
281	DQS3_B_c	E/S	Arrière	B	Strobe de données 3, sous-canal B, négatif (Paire différentielle)
282	DQS3_B_t	E/S	Arrière	B	Strobe de données 3, sous-canal B, positif (Paire différentielle)
283	VSS		Arrière	-	Masse (Masse)
284	DQ30_B	E/S	Arrière	B	Donnée, bit 30, sous-canal B (Signal)
285	VSS		Arrière	-	Masse (Masse)
286	DQ31_B	E/S	Arrière	B	Donnée, bit 31, sous-canal B (Signal)
287	VSS		Arrière	-	Masse (Masse)
288	RFU		Arrière	-	Réservée, aucune connexion sur le module (Non connectée)

SO-DIMM DDR5, 262 broches

Noms du document Micron 262-Pin DDR5 SODIMM Core, direction vue du module. Broches impaires sur la face avant, paires sur la face arrière ; le détrompeur se situe entre les broches 125-126 et 127-128.

Broche	Signal	Sens	Face	Sous-canal	Description
1	VIN_BULK		Avant	Commun	Entrée 5 V du PMIC monté sur le module (Alimentation)
2	HSA	Entrée	Arrière	Commun	Adresse du hub SPD : résistance vers la masse sur la carte mère, une valeur par emplacement (Configuration)
3	VIN_BULK		Avant	Commun	Entrée 5 V du PMIC monté sur le module (Alimentation)
4	HSCL	Entrée	Arrière	Commun	Horloge du bus latéral I3C Basic / I2C vers le hub SPD (Configuration)
5	RFU		Avant	-	Réservée, aucune connexion sur le module (Non connectée)
6	HSDA	E/S	Arrière	Commun	Données du bus latéral I3C Basic / I2C (Configuration)
7	PWR_GOOD	E/S	Avant	Commun	Power good du PMIC, drain ouvert ; forcée au niveau bas, elle coupe les régulateurs (Configuration)
8	PWR_EN	Entrée	Arrière	Commun	Activation du PMIC, active haute (Configuration)
9	VSS		Avant	-	Masse (Masse)
10	VSS		Arrière	-	Masse (Masse)
11	DQ0_A	E/S	Avant	A	Donnée, bit 0, sous-canal A (Signal)
12	DQ1_A	E/S	Arrière	A	Donnée, bit 1, sous-canal A (Signal)
13	VSS		Avant	-	Masse (Masse)
14	VSS		Arrière	-	Masse (Masse)
15	DQ2_A	E/S	Avant	A	Donnée, bit 2, sous-canal A (Signal)
16	DQ3_A	E/S	Arrière	A	Donnée, bit 3, sous-canal A (Signal)
17	VSS		Avant	-	Masse (Masse)
18	VSS		Arrière	-	Masse (Masse)
19	DM0_A_n	Entrée	Avant	A	Masque de données en écriture, octet 0, sous-canal A, actif bas (Signal)
20	DQS0_A_c	E/S	Arrière	A	Strobe de données 0, sous-canal A, négatif (Paire différentielle)
21	VSS		Avant	-	Masse (Masse)
22	DQS0_A_t	E/S	Arrière	A	Strobe de données 0, sous-canal A, positif (Paire différentielle)
23	DQ4_A	E/S	Avant	A	Donnée, bit 4, sous-canal A (Signal)
24	VSS		Arrière	-	Masse (Masse)
25	VSS		Avant	-	Masse (Masse)
26	DQ5_A	E/S	Arrière	A	Donnée, bit 5, sous-canal A (Signal)
27	DQ6_A	E/S	Avant	A	Donnée, bit 6, sous-canal A (Signal)
28	VSS		Arrière	-	Masse (Masse)
29	VSS		Avant	-	Masse (Masse)
30	DQ7_A	E/S	Arrière	A	Donnée, bit 7, sous-canal A (Signal)
31	DQ8_A	E/S	Avant	A	Donnée, bit 8, sous-canal A (Signal)
32	VSS		Arrière	-	Masse (Masse)
33	VSS		Avant	-	Masse (Masse)
34	DQ9_A	E/S	Arrière	A	Donnée, bit 9, sous-canal A (Signal)
35	DQ10_A	E/S	Avant	A	Donnée, bit 10, sous-canal A (Signal)
36	VSS		Arrière	-	Masse (Masse)
37	VSS		Avant	-	Masse (Masse)
38	DQ11_A	E/S	Arrière	A	Donnée, bit 11, sous-canal A (Signal)
39	DQS1_A_c	E/S	Avant	A	Strobe de données 1, sous-canal A, négatif (Paire différentielle)
40	VSS		Arrière	-	Masse (Masse)
41	DQS1_A_t	E/S	Avant	A	Strobe de données 1, sous-canal A, positif (Paire différentielle)
42	DM1_A_n	Entrée	Arrière	A	Masque de données en écriture, octet 1, sous-canal A, actif bas (Signal)
43	VSS		Avant	-	Masse (Masse)
44	VSS		Arrière	-	Masse (Masse)
45	DQ12_A	E/S	Avant	A	Donnée, bit 12, sous-canal A (Signal)
46	DQ13_A	E/S	Arrière	A	Donnée, bit 13, sous-canal A (Signal)
47	VSS		Avant	-	Masse (Masse)
48	VSS		Arrière	-	Masse (Masse)
49	DQ14_A	E/S	Avant	A	Donnée, bit 14, sous-canal A (Signal)
50	DQ15_A	E/S	Arrière	A	Donnée, bit 15, sous-canal A (Signal)
51	VSS		Avant	-	Masse (Masse)
52	VSS		Arrière	-	Masse (Masse)
53	DQ16_A	E/S	Avant	A	Donnée, bit 16, sous-canal A (Signal)
54	DQ17_A	E/S	Arrière	A	Donnée, bit 17, sous-canal A (Signal)
55	VSS		Avant	-	Masse (Masse)
56	VSS		Arrière	-	Masse (Masse)
57	DQ18_A	E/S	Avant	A	Donnée, bit 18, sous-canal A (Signal)
58	DQ19_A	E/S	Arrière	A	Donnée, bit 19, sous-canal A (Signal)
59	VSS		Avant	-	Masse (Masse)
60	VSS		Arrière	-	Masse (Masse)
61	DM2_A_n	Entrée	Avant	A	Masque de données en écriture, octet 2, sous-canal A, actif bas (Signal)
62	DQS2_A_c	E/S	Arrière	A	Strobe de données 2, sous-canal A, négatif (Paire différentielle)
63	VSS		Avant	-	Masse (Masse)
64	DQS2_A_t	E/S	Arrière	A	Strobe de données 2, sous-canal A, positif (Paire différentielle)
65	DQ20_A	E/S	Avant	A	Donnée, bit 20, sous-canal A (Signal)
66	VSS		Arrière	-	Masse (Masse)
67	VSS		Avant	-	Masse (Masse)
68	DQ21_A	E/S	Arrière	A	Donnée, bit 21, sous-canal A (Signal)
69	DQ22_A	E/S	Avant	A	Donnée, bit 22, sous-canal A (Signal)
70	VSS		Arrière	-	Masse (Masse)
71	VSS		Avant	-	Masse (Masse)
72	DQ23_A	E/S	Arrière	A	Donnée, bit 23, sous-canal A (Signal)
73	DQ24_A	E/S	Avant	A	Donnée, bit 24, sous-canal A (Signal)
74	VSS		Arrière	-	Masse (Masse)
75	VSS		Avant	-	Masse (Masse)
76	DQ25_A	E/S	Arrière	A	Donnée, bit 25, sous-canal A (Signal)
77	DQ26_A	E/S	Avant	A	Donnée, bit 26, sous-canal A (Signal)
78	VSS		Arrière	-	Masse (Masse)
79	VSS		Avant	-	Masse (Masse)
80	DQ27_A	E/S	Arrière	A	Donnée, bit 27, sous-canal A (Signal)
81	DQS3_A_c	E/S	Avant	A	Strobe de données 3, sous-canal A, négatif (Paire différentielle)
82	VSS		Arrière	-	Masse (Masse)
83	DQS3_A_t	E/S	Avant	A	Strobe de données 3, sous-canal A, positif (Paire différentielle)
84	DM3_A_n	Entrée	Arrière	A	Masque de données en écriture, octet 3, sous-canal A, actif bas (Signal)
85	VSS		Avant	-	Masse (Masse)
86	VSS		Arrière	-	Masse (Masse)
87	DQ28_A	E/S	Avant	A	Donnée, bit 28, sous-canal A (Signal)
88	DQ29_A	E/S	Arrière	A	Donnée, bit 29, sous-canal A (Signal)
89	VSS		Avant	-	Masse (Masse)
90	VSS		Arrière	-	Masse (Masse)
91	DQ30_A	E/S	Avant	A	Donnée, bit 30, sous-canal A (Signal)
92	DQ31_A	E/S	Arrière	A	Donnée, bit 31, sous-canal A (Signal)
93	VSS		Avant	-	Masse (Masse)
94	VSS		Arrière	-	Masse (Masse)
95	CB0_A	E/S	Avant	A	Bit de contrôle ECC 0, sous-canal A (Signal)
96	CB1_A	E/S	Arrière	A	Bit de contrôle ECC 1, sous-canal A (Signal)
97	VSS		Avant	-	Masse (Masse)
98	VSS		Arrière	-	Masse (Masse)
99	CB2_A	E/S	Avant	A	Bit de contrôle ECC 2, sous-canal A (Signal)
100	DQS4_A_c	E/S	Arrière	A	Strobe de données 4, sous-canal A, négatif (Paire différentielle)
101	VSS		Avant	-	Masse (Masse)
102	DQS4_A_t	E/S	Arrière	A	Strobe de données 4, sous-canal A, positif (Paire différentielle)
103	CB3_A	E/S	Avant	A	Bit de contrôle ECC 3, sous-canal A (Signal)
104	VSS		Arrière	-	Masse (Masse)
105	VSS		Avant	-	Masse (Masse)
106	CS0_A_n	Entrée	Arrière	A	Sélection du rang 0, sous-canal A, active basse (Signal)
107	CA0_A	Entrée	Avant	A	Commande/adresse, bit 0, sous-canal A (Signal)
108	ALERT_n	Sortie	Arrière	Commun	Alerte sur erreur CRC, active basse ; à relier à VDDQ côté carte si inutilisée (Signal)
109	CA1_A	Entrée	Avant	A	Commande/adresse, bit 1, sous-canal A (Signal)
110	CS1_A_n	Entrée	Arrière	A	Sélection du rang 1, sous-canal A, active basse (Signal)
111	VSS		Avant	-	Masse (Masse)
112	VSS		Arrière	-	Masse (Masse)
113	CA2_A	Entrée	Avant	A	Commande/adresse, bit 2, sous-canal A (Signal)
114	CA3_A	Entrée	Arrière	A	Commande/adresse, bit 3, sous-canal A (Signal)
115	CA4_A	Entrée	Avant	A	Commande/adresse, bit 4, sous-canal A (Signal)
116	CA5_A	Entrée	Arrière	A	Commande/adresse, bit 5, sous-canal A (Signal)
117	VSS		Avant	-	Masse (Masse)
118	VSS		Arrière	-	Masse (Masse)
119	CA6_A	Entrée	Avant	A	Commande/adresse, bit 6, sous-canal A (Signal)
120	CA7_A	Entrée	Arrière	A	Commande/adresse, bit 7, sous-canal A (Signal)
121	CA8_A	Entrée	Avant	A	Commande/adresse, bit 8, sous-canal A (Signal)
122	CA9_A	Entrée	Arrière	A	Commande/adresse, bit 9, sous-canal A (Signal)
123	VSS		Avant	-	Masse (Masse)
124	VSS		Arrière	-	Masse (Masse)
125	CA10_A	Entrée	Avant	A	Commande/adresse, bit 10, sous-canal A (Signal)
126	CA11_A	Entrée	Arrière	A	Commande/adresse, bit 11, sous-canal A (Signal)
127	CA12_A	Entrée	Avant	A	Commande/adresse, bit 12, sous-canal A (Signal)
128	RFU		Arrière	-	Réservée, aucune connexion sur le module (Non connectée)
129	VSS		Avant	-	Masse (Masse)
130	VSS		Arrière	-	Masse (Masse)
131	CK0_A_t	Entrée	Avant	A	Horloge 0, sous-canal A, positif (Paire différentielle)
132	CK1_A_t	Entrée	Arrière	A	Horloge 1, sous-canal A, positif (Paire différentielle)
133	CK0_A_c	Entrée	Avant	A	Horloge 0, sous-canal A, négatif (Paire différentielle)
134	CK1_A_c	Entrée	Arrière	A	Horloge 1, sous-canal A, négatif (Paire différentielle)
135	VSS		Avant	-	Masse (Masse)
136	VSS		Arrière	-	Masse (Masse)
137	CK0_B_t	Entrée	Avant	B	Horloge 0, sous-canal B, positif (Paire différentielle)
138	CK1_B_t	Entrée	Arrière	B	Horloge 1, sous-canal B, positif (Paire différentielle)
139	CK0_B_c	Entrée	Avant	B	Horloge 0, sous-canal B, négatif (Paire différentielle)
140	CK1_B_c	Entrée	Arrière	B	Horloge 1, sous-canal B, négatif (Paire différentielle)
141	VSS		Avant	-	Masse (Masse)
142	VSS		Arrière	-	Masse (Masse)
143	RFU		Avant	-	Réservée, aucune connexion sur le module (Non connectée)
144	CA12_B	Entrée	Arrière	B	Commande/adresse, bit 12, sous-canal B (Signal)
145	CA11_B	Entrée	Avant	B	Commande/adresse, bit 11, sous-canal B (Signal)
146	CA10_B	Entrée	Arrière	B	Commande/adresse, bit 10, sous-canal B (Signal)
147	VSS		Avant	-	Masse (Masse)
148	VSS		Arrière	-	Masse (Masse)
149	CA9_B	Entrée	Avant	B	Commande/adresse, bit 9, sous-canal B (Signal)
150	CA8_B	Entrée	Arrière	B	Commande/adresse, bit 8, sous-canal B (Signal)
151	CA7_B	Entrée	Avant	B	Commande/adresse, bit 7, sous-canal B (Signal)
152	CA6_B	Entrée	Arrière	B	Commande/adresse, bit 6, sous-canal B (Signal)
153	VSS		Avant	-	Masse (Masse)
154	VSS		Arrière	-	Masse (Masse)
155	CA5_B	Entrée	Avant	B	Commande/adresse, bit 5, sous-canal B (Signal)
156	CA4_B	Entrée	Arrière	B	Commande/adresse, bit 4, sous-canal B (Signal)
157	CA3_B	Entrée	Avant	B	Commande/adresse, bit 3, sous-canal B (Signal)
158	CA2_B	Entrée	Arrière	B	Commande/adresse, bit 2, sous-canal B (Signal)
159	VSS		Avant	-	Masse (Masse)
160	VSS		Arrière	-	Masse (Masse)
161	CS0_B_n	Entrée	Avant	B	Sélection du rang 0, sous-canal B, active basse (Signal)
162	CA1_B	Entrée	Arrière	B	Commande/adresse, bit 1, sous-canal B (Signal)
163	RESET_n	Entrée	Avant	Commun	Reset asynchrone, actif bas, commun aux deux sous-canaux (Signal)
164	CA0_B	Entrée	Arrière	B	Commande/adresse, bit 0, sous-canal B (Signal)
165	CS1_B_n	Entrée	Avant	B	Sélection du rang 1, sous-canal B, active basse (Signal)
166	VSS		Arrière	-	Masse (Masse)
167	VSS		Avant	-	Masse (Masse)
168	CB0_B	E/S	Arrière	B	Bit de contrôle ECC 0, sous-canal B (Signal)
169	DQS4_B_c	E/S	Avant	B	Strobe de données 4, sous-canal B, négatif (Paire différentielle)
170	VSS		Arrière	-	Masse (Masse)
171	DQS4_B_t	E/S	Avant	B	Strobe de données 4, sous-canal B, positif (Paire différentielle)
172	CB1_B	E/S	Arrière	B	Bit de contrôle ECC 1, sous-canal B (Signal)
173	VSS		Avant	-	Masse (Masse)
174	VSS		Arrière	-	Masse (Masse)
175	CB3_B	E/S	Avant	B	Bit de contrôle ECC 3, sous-canal B (Signal)
176	CB2_B	E/S	Arrière	B	Bit de contrôle ECC 2, sous-canal B (Signal)
177	VSS		Avant	-	Masse (Masse)
178	VSS		Arrière	-	Masse (Masse)
179	DQ0_B	E/S	Avant	B	Donnée, bit 0, sous-canal B (Signal)
180	DQ1_B	E/S	Arrière	B	Donnée, bit 1, sous-canal B (Signal)
181	VSS		Avant	-	Masse (Masse)
182	VSS		Arrière	-	Masse (Masse)
183	DQ2_B	E/S	Avant	B	Donnée, bit 2, sous-canal B (Signal)
184	DQ3_B	E/S	Arrière	B	Donnée, bit 3, sous-canal B (Signal)
185	VSS		Avant	-	Masse (Masse)
186	VSS		Arrière	-	Masse (Masse)
187	DM0_B_n	Entrée	Avant	B	Masque de données en écriture, octet 0, sous-canal B, actif bas (Signal)
188	DQS0_B_c	E/S	Arrière	B	Strobe de données 0, sous-canal B, négatif (Paire différentielle)
189	VSS		Avant	-	Masse (Masse)
190	DQS0_B_t	E/S	Arrière	B	Strobe de données 0, sous-canal B, positif (Paire différentielle)
191	DQ4_B	E/S	Avant	B	Donnée, bit 4, sous-canal B (Signal)
192	VSS		Arrière	-	Masse (Masse)
193	VSS		Avant	-	Masse (Masse)
194	DQ5_B	E/S	Arrière	B	Donnée, bit 5, sous-canal B (Signal)
195	DQ6_B	E/S	Avant	B	Donnée, bit 6, sous-canal B (Signal)
196	VSS		Arrière	-	Masse (Masse)
197	VSS		Avant	-	Masse (Masse)
198	DQ7_B	E/S	Arrière	B	Donnée, bit 7, sous-canal B (Signal)
199	DQ8_B	E/S	Avant	B	Donnée, bit 8, sous-canal B (Signal)
200	VSS		Arrière	-	Masse (Masse)
201	VSS		Avant	-	Masse (Masse)
202	DQ9_B	E/S	Arrière	B	Donnée, bit 9, sous-canal B (Signal)
203	DQ10_B	E/S	Avant	B	Donnée, bit 10, sous-canal B (Signal)
204	VSS		Arrière	-	Masse (Masse)
205	VSS		Avant	-	Masse (Masse)
206	DQ11_B	E/S	Arrière	B	Donnée, bit 11, sous-canal B (Signal)
207	DQS1_B_c	E/S	Avant	B	Strobe de données 1, sous-canal B, négatif (Paire différentielle)
208	VSS		Arrière	-	Masse (Masse)
209	DQS1_B_t	E/S	Avant	B	Strobe de données 1, sous-canal B, positif (Paire différentielle)
210	DM1_B_n	Entrée	Arrière	B	Masque de données en écriture, octet 1, sous-canal B, actif bas (Signal)
211	VSS		Avant	-	Masse (Masse)
212	VSS		Arrière	-	Masse (Masse)
213	DQ12_B	E/S	Avant	B	Donnée, bit 12, sous-canal B (Signal)
214	DQ13_B	E/S	Arrière	B	Donnée, bit 13, sous-canal B (Signal)
215	VSS		Avant	-	Masse (Masse)
216	VSS		Arrière	-	Masse (Masse)
217	DQ14_B	E/S	Avant	B	Donnée, bit 14, sous-canal B (Signal)
218	DQ15_B	E/S	Arrière	B	Donnée, bit 15, sous-canal B (Signal)
219	VSS		Avant	-	Masse (Masse)
220	VSS		Arrière	-	Masse (Masse)
221	DQ16_B	E/S	Avant	B	Donnée, bit 16, sous-canal B (Signal)
222	DQ17_B	E/S	Arrière	B	Donnée, bit 17, sous-canal B (Signal)
223	VSS		Avant	-	Masse (Masse)
224	VSS		Arrière	-	Masse (Masse)
225	DQ18_B	E/S	Avant	B	Donnée, bit 18, sous-canal B (Signal)
226	DQ19_B	E/S	Arrière	B	Donnée, bit 19, sous-canal B (Signal)
227	VSS		Avant	-	Masse (Masse)
228	VSS		Arrière	-	Masse (Masse)
229	DM2_B_n	Entrée	Avant	B	Masque de données en écriture, octet 2, sous-canal B, actif bas (Signal)
230	DQS2_B_c	E/S	Arrière	B	Strobe de données 2, sous-canal B, négatif (Paire différentielle)
231	VSS		Avant	-	Masse (Masse)
232	DQS2_B_t	E/S	Arrière	B	Strobe de données 2, sous-canal B, positif (Paire différentielle)
233	DQ20_B	E/S	Avant	B	Donnée, bit 20, sous-canal B (Signal)
234	VSS		Arrière	-	Masse (Masse)
235	VSS		Avant	-	Masse (Masse)
236	DQ21_B	E/S	Arrière	B	Donnée, bit 21, sous-canal B (Signal)
237	DQ22_B	E/S	Avant	B	Donnée, bit 22, sous-canal B (Signal)
238	VSS		Arrière	-	Masse (Masse)
239	VSS		Avant	-	Masse (Masse)
240	DQ23_B	E/S	Arrière	B	Donnée, bit 23, sous-canal B (Signal)
241	DQ24_B	E/S	Avant	B	Donnée, bit 24, sous-canal B (Signal)
242	VSS		Arrière	-	Masse (Masse)
243	VSS		Avant	-	Masse (Masse)
244	DQ25_B	E/S	Arrière	B	Donnée, bit 25, sous-canal B (Signal)
245	DQ26_B	E/S	Avant	B	Donnée, bit 26, sous-canal B (Signal)
246	VSS		Arrière	-	Masse (Masse)
247	VSS		Avant	-	Masse (Masse)
248	DQ27_B	E/S	Arrière	B	Donnée, bit 27, sous-canal B (Signal)
249	DQS3_B_c	E/S	Avant	B	Strobe de données 3, sous-canal B, négatif (Paire différentielle)
250	VSS		Arrière	-	Masse (Masse)
251	DQS3_B_t	E/S	Avant	B	Strobe de données 3, sous-canal B, positif (Paire différentielle)
252	DM3_B_n	Entrée	Arrière	B	Masque de données en écriture, octet 3, sous-canal B, actif bas (Signal)
253	VSS		Avant	-	Masse (Masse)
254	VSS		Arrière	-	Masse (Masse)
255	DQ28_B	E/S	Avant	B	Donnée, bit 28, sous-canal B (Signal)
256	DQ29_B	E/S	Arrière	B	Donnée, bit 29, sous-canal B (Signal)
257	VSS		Avant	-	Masse (Masse)
258	VSS		Arrière	-	Masse (Masse)
259	DQ30_B	E/S	Avant	B	Donnée, bit 30, sous-canal B (Signal)
260	DQ31_B	E/S	Arrière	B	Donnée, bit 31, sous-canal B (Signal)
261	VSS		Avant	-	Masse (Masse)
262	VSS		Arrière	-	Masse (Masse)

DIMM DDR5 registré (RDIMM), 288 broches

Même connecteur que l’UDIMM, mais un brochage différent : commande/adresse réduite vers le registre, une seule paire d’horloge, CB sur 8 bits, dix strobes par sous-canal, VIN_BULK en 12 V et VIN_MGMT en 3,3 V. Broches 1 à 144 à l’avant, 145 à 288 au dos, détrompeur entre 75 et 76.

Broche	Signal	Sens	Face	Sous-canal	Description
1	VIN_BULK		Avant	Commun	Entrée du PMIC du module, 12 V nominal (Alimentation)
2	RFU		Avant	-	Réservée, aucune connexion sur le module (Non connectée)
3	VIN_MGMT		Avant	Commun	Entrée 3,3 V du PMIC pour la gestion (Alimentation)
4	HSCL	Entrée	Avant	Commun	Horloge du bus latéral I3C Basic / I2C vers le hub SPD (Configuration)
5	HSDA	E/S	Avant	Commun	Données du bus latéral I3C Basic / I2C (Configuration)
6	VSS		Avant	-	Masse (Masse)
7	DQ0_A	E/S	Avant	A	Donnée, bit 0, sous-canal A (Signal)
8	VSS		Avant	-	Masse (Masse)
9	DQ1_A	E/S	Avant	A	Donnée, bit 1, sous-canal A (Signal)
10	VSS		Avant	-	Masse (Masse)
11	DQS0_A_t	E/S	Avant	A	Strobe de données 0, sous-canal A, positif (Paire différentielle)
12	DQS0_A_c	E/S	Avant	A	Strobe de données 0, sous-canal A, négatif (Paire différentielle)
13	VSS		Avant	-	Masse (Masse)
14	DQ4_A	E/S	Avant	A	Donnée, bit 4, sous-canal A (Signal)
15	VSS		Avant	-	Masse (Masse)
16	DQ5_A	E/S	Avant	A	Donnée, bit 5, sous-canal A (Signal)
17	VSS		Avant	-	Masse (Masse)
18	DQ8_A	E/S	Avant	A	Donnée, bit 8, sous-canal A (Signal)
19	VSS		Avant	-	Masse (Masse)
20	DQ9_A	E/S	Avant	A	Donnée, bit 9, sous-canal A (Signal)
21	VSS		Avant	-	Masse (Masse)
22	DQS1_A_t	E/S	Avant	A	Strobe de données 1, sous-canal A, positif (Paire différentielle)
23	DQS1_A_c	E/S	Avant	A	Strobe de données 1, sous-canal A, négatif (Paire différentielle)
24	VSS		Avant	-	Masse (Masse)
25	DQ12_A	E/S	Avant	A	Donnée, bit 12, sous-canal A (Signal)
26	VSS		Avant	-	Masse (Masse)
27	DQ13_A	E/S	Avant	A	Donnée, bit 13, sous-canal A (Signal)
28	VSS		Avant	-	Masse (Masse)
29	DQ16_A	E/S	Avant	A	Donnée, bit 16, sous-canal A (Signal)
30	VSS		Avant	-	Masse (Masse)
31	DQ17_A	E/S	Avant	A	Donnée, bit 17, sous-canal A (Signal)
32	VSS		Avant	-	Masse (Masse)
33	DQS2_A_t	E/S	Avant	A	Strobe de données 2, sous-canal A, positif (Paire différentielle)
34	DQS2_A_c	E/S	Avant	A	Strobe de données 2, sous-canal A, négatif (Paire différentielle)
35	VSS		Avant	-	Masse (Masse)
36	DQ20_A	E/S	Avant	A	Donnée, bit 20, sous-canal A (Signal)
37	VSS		Avant	-	Masse (Masse)
38	DQ21_A	E/S	Avant	A	Donnée, bit 21, sous-canal A (Signal)
39	VSS		Avant	-	Masse (Masse)
40	DQ24_A	E/S	Avant	A	Donnée, bit 24, sous-canal A (Signal)
41	VSS		Avant	-	Masse (Masse)
42	DQ25_A	E/S	Avant	A	Donnée, bit 25, sous-canal A (Signal)
43	VSS		Avant	-	Masse (Masse)
44	DQS3_A_t	E/S	Avant	A	Strobe de données 3, sous-canal A, positif (Paire différentielle)
45	DQS3_A_c	E/S	Avant	A	Strobe de données 3, sous-canal A, négatif (Paire différentielle)
46	VSS		Avant	-	Masse (Masse)
47	DQ28_A	E/S	Avant	A	Donnée, bit 28, sous-canal A (Signal)
48	VSS		Avant	-	Masse (Masse)
49	DQ29_A	E/S	Avant	A	Donnée, bit 29, sous-canal A (Signal)
50	VSS		Avant	-	Masse (Masse)
51	CB0_A	E/S	Avant	A	Bit de contrôle ECC 0, sous-canal A (Signal)
52	VSS		Avant	-	Masse (Masse)
53	CB1_A	E/S	Avant	A	Bit de contrôle ECC 1, sous-canal A (Signal)
54	VSS		Avant	-	Masse (Masse)
55	DQS4_A_t	E/S	Avant	A	Strobe de données 4, sous-canal A, positif (Paire différentielle)
56	DQS4_A_c	E/S	Avant	A	Strobe de données 4, sous-canal A, négatif (Paire différentielle)
57	VSS		Avant	-	Masse (Masse)
58	CB4_A	E/S	Avant	A	Bit de contrôle ECC 4, sous-canal A (Signal)
59	VSS		Avant	-	Masse (Masse)
60	CB5_A	E/S	Avant	A	Bit de contrôle ECC 5, sous-canal A (Signal)
61	VSS		Avant	-	Masse (Masse)
62	ALERT_n	Sortie	Avant	Commun	Alerte sur erreur CRC, active basse ; à relier à VDDQ côté carte si inutilisée (Signal)
63	VSS		Avant	-	Masse (Masse)
64	CS0_A_n	Entrée	Avant	A	Sélection du rang 0, sous-canal A, active basse (Signal)
65	VSS		Avant	-	Masse (Masse)
66	CA0_A	Entrée	Avant	A	Commande/adresse vers le registre, bit 0, sous-canal A (Signal)
67	VSS		Avant	-	Masse (Masse)
68	CA2_A	Entrée	Avant	A	Commande/adresse vers le registre, bit 2, sous-canal A (Signal)
69	VSS		Avant	-	Masse (Masse)
70	CA4_A	Entrée	Avant	A	Commande/adresse vers le registre, bit 4, sous-canal A (Signal)
71	VSS		Avant	-	Masse (Masse)
72	CA6_A	Entrée	Avant	A	Commande/adresse vers le registre, bit 6, sous-canal A (Signal)
73	VSS		Avant	-	Masse (Masse)
74	PAR_A	Entrée	Avant	A	Parité commande/adresse, sous-canal A (Signal)
75	VSS		Avant	-	Masse (Masse)
76	CA0_B	Entrée	Avant	B	Commande/adresse vers le registre, bit 0, sous-canal B (Signal)
77	VSS		Avant	-	Masse (Masse)
78	CA2_B	Entrée	Avant	B	Commande/adresse vers le registre, bit 2, sous-canal B (Signal)
79	VSS		Avant	-	Masse (Masse)
80	CA4_B	Entrée	Avant	B	Commande/adresse vers le registre, bit 4, sous-canal B (Signal)
81	VSS		Avant	-	Masse (Masse)
82	CA6_B	Entrée	Avant	B	Commande/adresse vers le registre, bit 6, sous-canal B (Signal)
83	VSS		Avant	-	Masse (Masse)
84	CS0_B_n	Entrée	Avant	B	Sélection du rang 0, sous-canal B, active basse (Signal)
85	VSS		Avant	-	Masse (Masse)
86	DLBDQ	Sortie	Avant	Commun	Sortie de données de bouclage (loopback), pour le test (Signal)
87	DLBDQS	Sortie	Avant	Commun	Strobe de bouclage (loopback), asymétrique, pour le test (Signal)
88	VSS		Avant	-	Masse (Masse)
89	CB4_B	E/S	Avant	B	Bit de contrôle ECC 4, sous-canal B (Signal)
90	VSS		Avant	-	Masse (Masse)
91	CB5_B	E/S	Avant	B	Bit de contrôle ECC 5, sous-canal B (Signal)
92	VSS		Avant	-	Masse (Masse)
93	DQS9_B_t / TDQS9_B_t	E/S	Avant	B	Strobe de données 9, sous-canal B, positif ; TDQS sur les modules à puces x8 seulement (Paire différentielle)
94	DQS9_B_c / TDQS9_B_c	E/S	Avant	B	Strobe de données 9, sous-canal B, négatif ; TDQS sur les modules à puces x8 seulement (Paire différentielle)
95	VSS		Avant	-	Masse (Masse)
96	CB0_B	E/S	Avant	B	Bit de contrôle ECC 0, sous-canal B (Signal)
97	VSS		Avant	-	Masse (Masse)
98	CB1_B	E/S	Avant	B	Bit de contrôle ECC 1, sous-canal B (Signal)
99	VSS		Avant	-	Masse (Masse)
100	DQ0_B	E/S	Avant	B	Donnée, bit 0, sous-canal B (Signal)
101	VSS		Avant	-	Masse (Masse)
102	DQ1_B	E/S	Avant	B	Donnée, bit 1, sous-canal B (Signal)
103	VSS		Avant	-	Masse (Masse)
104	DQS0_B_t	E/S	Avant	B	Strobe de données 0, sous-canal B, positif (Paire différentielle)
105	DQS0_B_c	E/S	Avant	B	Strobe de données 0, sous-canal B, négatif (Paire différentielle)
106	VSS		Avant	-	Masse (Masse)
107	DQ4_B	E/S	Avant	B	Donnée, bit 4, sous-canal B (Signal)
108	VSS		Avant	-	Masse (Masse)
109	DQ5_B	E/S	Avant	B	Donnée, bit 5, sous-canal B (Signal)
110	VSS		Avant	-	Masse (Masse)
111	DQ8_B	E/S	Avant	B	Donnée, bit 8, sous-canal B (Signal)
112	VSS		Avant	-	Masse (Masse)
113	DQ9_B	E/S	Avant	B	Donnée, bit 9, sous-canal B (Signal)
114	VSS		Avant	-	Masse (Masse)
115	DQS1_B_t	E/S	Avant	B	Strobe de données 1, sous-canal B, positif (Paire différentielle)
116	DQS1_B_c	E/S	Avant	B	Strobe de données 1, sous-canal B, négatif (Paire différentielle)
117	VSS		Avant	-	Masse (Masse)
118	DQ12_B	E/S	Avant	B	Donnée, bit 12, sous-canal B (Signal)
119	VSS		Avant	-	Masse (Masse)
120	DQ13_B	E/S	Avant	B	Donnée, bit 13, sous-canal B (Signal)
121	VSS		Avant	-	Masse (Masse)
122	DQ16_B	E/S	Avant	B	Donnée, bit 16, sous-canal B (Signal)
123	VSS		Avant	-	Masse (Masse)
124	DQ17_B	E/S	Avant	B	Donnée, bit 17, sous-canal B (Signal)
125	VSS		Avant	-	Masse (Masse)
126	DQS2_B_t	E/S	Avant	B	Strobe de données 2, sous-canal B, positif (Paire différentielle)
127	DQS2_B_c	E/S	Avant	B	Strobe de données 2, sous-canal B, négatif (Paire différentielle)
128	VSS		Avant	-	Masse (Masse)
129	DQ20_B	E/S	Avant	B	Donnée, bit 20, sous-canal B (Signal)
130	VSS		Avant	-	Masse (Masse)
131	DQ21_B	E/S	Avant	B	Donnée, bit 21, sous-canal B (Signal)
132	VSS		Avant	-	Masse (Masse)
133	DQ24_B	E/S	Avant	B	Donnée, bit 24, sous-canal B (Signal)
134	VSS		Avant	-	Masse (Masse)
135	DQ25_B	E/S	Avant	B	Donnée, bit 25, sous-canal B (Signal)
136	VSS		Avant	-	Masse (Masse)
137	DQS3_B_t	E/S	Avant	B	Strobe de données 3, sous-canal B, positif (Paire différentielle)
138	DQS3_B_c	E/S	Avant	B	Strobe de données 3, sous-canal B, négatif (Paire différentielle)
139	VSS		Avant	-	Masse (Masse)
140	DQ28_B	E/S	Avant	B	Donnée, bit 28, sous-canal B (Signal)
141	VSS		Avant	-	Masse (Masse)
142	DQ29_B	E/S	Avant	B	Donnée, bit 29, sous-canal B (Signal)
143	VSS		Avant	-	Masse (Masse)
144	RFU		Avant	-	Réservée, aucune connexion sur le module (Non connectée)
145	VIN_BULK		Arrière	Commun	Entrée du PMIC du module, 12 V nominal (Alimentation)
146	VIN_BULK		Arrière	Commun	Entrée du PMIC du module, 12 V nominal (Alimentation)
147	PCAMP	E/S	Arrière	Commun	Port de contrôle et de surveillance du PMIC : protection en écriture, Fail_n, état power good (Configuration)
148	HSA	Entrée	Arrière	Commun	Adresse du hub SPD : résistance vers la masse sur la carte mère, une valeur par emplacement (Configuration)
149	RFU		Arrière	-	Réservée, aucune connexion sur le module (Non connectée)
150	RFU		Arrière	-	Réservée, aucune connexion sur le module (Non connectée)
151	VSS		Arrière	-	Masse (Masse)
152	DQ2_A	E/S	Arrière	A	Donnée, bit 2, sous-canal A (Signal)
153	VSS		Arrière	-	Masse (Masse)
154	DQ3_A	E/S	Arrière	A	Donnée, bit 3, sous-canal A (Signal)
155	VSS		Arrière	-	Masse (Masse)
156	DQS5_A_c / TDQS5_A_c	E/S	Arrière	A	Strobe de données 5, sous-canal A, négatif ; TDQS sur les modules à puces x8 seulement (Paire différentielle)
157	DQS5_A_t / TDQS5_A_t	E/S	Arrière	A	Strobe de données 5, sous-canal A, positif ; TDQS sur les modules à puces x8 seulement (Paire différentielle)
158	VSS		Arrière	-	Masse (Masse)
159	DQ6_A	E/S	Arrière	A	Donnée, bit 6, sous-canal A (Signal)
160	VSS		Arrière	-	Masse (Masse)
161	DQ7_A	E/S	Arrière	A	Donnée, bit 7, sous-canal A (Signal)
162	VSS		Arrière	-	Masse (Masse)
163	DQ10_A	E/S	Arrière	A	Donnée, bit 10, sous-canal A (Signal)
164	VSS		Arrière	-	Masse (Masse)
165	DQ11_A	E/S	Arrière	A	Donnée, bit 11, sous-canal A (Signal)
166	VSS		Arrière	-	Masse (Masse)
167	DQS6_A_c / TDQS6_A_c	E/S	Arrière	A	Strobe de données 6, sous-canal A, négatif ; TDQS sur les modules à puces x8 seulement (Paire différentielle)
168	DQS6_A_t / TDQS6_A_t	E/S	Arrière	A	Strobe de données 6, sous-canal A, positif ; TDQS sur les modules à puces x8 seulement (Paire différentielle)
169	VSS		Arrière	-	Masse (Masse)
170	DQ14_A	E/S	Arrière	A	Donnée, bit 14, sous-canal A (Signal)
171	VSS		Arrière	-	Masse (Masse)
172	DQ15_A	E/S	Arrière	A	Donnée, bit 15, sous-canal A (Signal)
173	VSS		Arrière	-	Masse (Masse)
174	DQ18_A	E/S	Arrière	A	Donnée, bit 18, sous-canal A (Signal)
175	VSS		Arrière	-	Masse (Masse)
176	DQ19_A	E/S	Arrière	A	Donnée, bit 19, sous-canal A (Signal)
177	VSS		Arrière	-	Masse (Masse)
178	DQS7_A_c / TDQS7_A_c	E/S	Arrière	A	Strobe de données 7, sous-canal A, négatif ; TDQS sur les modules à puces x8 seulement (Paire différentielle)
179	DQS7_A_t / TDQS7_A_t	E/S	Arrière	A	Strobe de données 7, sous-canal A, positif ; TDQS sur les modules à puces x8 seulement (Paire différentielle)
180	VSS		Arrière	-	Masse (Masse)
181	DQ22_A	E/S	Arrière	A	Donnée, bit 22, sous-canal A (Signal)
182	VSS		Arrière	-	Masse (Masse)
183	DQ23_A	E/S	Arrière	A	Donnée, bit 23, sous-canal A (Signal)
184	VSS		Arrière	-	Masse (Masse)
185	DQ26_A	E/S	Arrière	A	Donnée, bit 26, sous-canal A (Signal)
186	VSS		Arrière	-	Masse (Masse)
187	DQ27_A	E/S	Arrière	A	Donnée, bit 27, sous-canal A (Signal)
188	VSS		Arrière	-	Masse (Masse)
189	DQS8_A_c / TDQS8_A_c	E/S	Arrière	A	Strobe de données 8, sous-canal A, négatif ; TDQS sur les modules à puces x8 seulement (Paire différentielle)
190	DQS8_A_t / TDQS8_A_t	E/S	Arrière	A	Strobe de données 8, sous-canal A, positif ; TDQS sur les modules à puces x8 seulement (Paire différentielle)
191	VSS		Arrière	-	Masse (Masse)
192	DQ30_A	E/S	Arrière	A	Donnée, bit 30, sous-canal A (Signal)
193	VSS		Arrière	-	Masse (Masse)
194	DQ31_A	E/S	Arrière	A	Donnée, bit 31, sous-canal A (Signal)
195	VSS		Arrière	-	Masse (Masse)
196	CB2_A	E/S	Arrière	A	Bit de contrôle ECC 2, sous-canal A (Signal)
197	VSS		Arrière	-	Masse (Masse)
198	CB3_A	E/S	Arrière	A	Bit de contrôle ECC 3, sous-canal A (Signal)
199	VSS		Arrière	-	Masse (Masse)
200	DQS9_A_c / TDQS9_A_c	E/S	Arrière	A	Strobe de données 9, sous-canal A, négatif ; TDQS sur les modules à puces x8 seulement (Paire différentielle)
201	DQS9_A_t / TDQS9_A_t	E/S	Arrière	A	Strobe de données 9, sous-canal A, positif ; TDQS sur les modules à puces x8 seulement (Paire différentielle)
202	VSS		Arrière	-	Masse (Masse)
203	CB6_A	E/S	Arrière	A	Bit de contrôle ECC 6, sous-canal A (Signal)
204	VSS		Arrière	-	Masse (Masse)
205	CB7_A	E/S	Arrière	A	Bit de contrôle ECC 7, sous-canal A (Signal)
206	VSS		Arrière	-	Masse (Masse)
207	RESET_n	Entrée	Arrière	Commun	Reset asynchrone, actif bas, commun aux deux sous-canaux (Signal)
208	VSS		Arrière	-	Masse (Masse)
209	CS1_A_n	Entrée	Arrière	A	Sélection du rang 1, sous-canal A, active basse (Signal)
210	VSS		Arrière	-	Masse (Masse)
211	CA1_A	Entrée	Arrière	A	Commande/adresse vers le registre, bit 1, sous-canal A (Signal)
212	VSS		Arrière	-	Masse (Masse)
213	CA3_A	Entrée	Arrière	A	Commande/adresse vers le registre, bit 3, sous-canal A (Signal)
214	VSS		Arrière	-	Masse (Masse)
215	CA5_A	Entrée	Arrière	A	Commande/adresse vers le registre, bit 5, sous-canal A (Signal)
216	VSS		Arrière	-	Masse (Masse)
217	CK_t	Entrée	Arrière	Commun	Horloge du module vers le registre, positif (Paire différentielle)
218	CK_c	Entrée	Arrière	Commun	Horloge du module vers le registre, négatif (Paire différentielle)
219	VSS		Arrière	-	Masse (Masse)
220	RFU		Arrière	-	Réservée, aucune connexion sur le module (Non connectée)
221	CA1_B	Entrée	Arrière	B	Commande/adresse vers le registre, bit 1, sous-canal B (Signal)
222	VSS		Arrière	-	Masse (Masse)
223	CA3_B	Entrée	Arrière	B	Commande/adresse vers le registre, bit 3, sous-canal B (Signal)
224	VSS		Arrière	-	Masse (Masse)
225	CA5_B	Entrée	Arrière	B	Commande/adresse vers le registre, bit 5, sous-canal B (Signal)
226	VSS		Arrière	-	Masse (Masse)
227	PAR_B	Entrée	Arrière	B	Parité commande/adresse, sous-canal B (Signal)
228	VSS		Arrière	-	Masse (Masse)
229	CS1_B_n	Entrée	Arrière	B	Sélection du rang 1, sous-canal B, active basse (Signal)
230	VSS		Arrière	-	Masse (Masse)
231	RFU		Arrière	-	Réservée, aucune connexion sur le module (Non connectée)
232	RFU		Arrière	-	Réservée, aucune connexion sur le module (Non connectée)
233	VSS		Arrière	-	Masse (Masse)
234	CB6_B	E/S	Arrière	B	Bit de contrôle ECC 6, sous-canal B (Signal)
235	VSS		Arrière	-	Masse (Masse)
236	CB7_B	E/S	Arrière	B	Bit de contrôle ECC 7, sous-canal B (Signal)
237	VSS		Arrière	-	Masse (Masse)
238	DQS4_B_c	E/S	Arrière	B	Strobe de données 4, sous-canal B, négatif (Paire différentielle)
239	DQS4_B_t	E/S	Arrière	B	Strobe de données 4, sous-canal B, positif (Paire différentielle)
240	VSS		Arrière	-	Masse (Masse)
241	CB2_B	E/S	Arrière	B	Bit de contrôle ECC 2, sous-canal B (Signal)
242	VSS		Arrière	-	Masse (Masse)
243	CB3_B	E/S	Arrière	B	Bit de contrôle ECC 3, sous-canal B (Signal)
244	VSS		Arrière	-	Masse (Masse)
245	DQ2_B	E/S	Arrière	B	Donnée, bit 2, sous-canal B (Signal)
246	VSS		Arrière	-	Masse (Masse)
247	DQ3_B	E/S	Arrière	B	Donnée, bit 3, sous-canal B (Signal)
248	VSS		Arrière	-	Masse (Masse)
249	DQS5_B_c / TDQS5_B_c	E/S	Arrière	B	Strobe de données 5, sous-canal B, négatif ; TDQS sur les modules à puces x8 seulement (Paire différentielle)
250	DQS5_B_t / TDQS5_B_t	E/S	Arrière	B	Strobe de données 5, sous-canal B, positif ; TDQS sur les modules à puces x8 seulement (Paire différentielle)
251	VSS		Arrière	-	Masse (Masse)
252	DQ6_B	E/S	Arrière	B	Donnée, bit 6, sous-canal B (Signal)
253	VSS		Arrière	-	Masse (Masse)
254	DQ7_B	E/S	Arrière	B	Donnée, bit 7, sous-canal B (Signal)
255	VSS		Arrière	-	Masse (Masse)
256	DQ10_B	E/S	Arrière	B	Donnée, bit 10, sous-canal B (Signal)
257	VSS		Arrière	-	Masse (Masse)
258	DQ11_B	E/S	Arrière	B	Donnée, bit 11, sous-canal B (Signal)
259	VSS		Arrière	-	Masse (Masse)
260	DQS6_B_c / TDQS6_B_c	E/S	Arrière	B	Strobe de données 6, sous-canal B, négatif ; TDQS sur les modules à puces x8 seulement (Paire différentielle)
261	DQS6_B_t / TDQS6_B_t	E/S	Arrière	B	Strobe de données 6, sous-canal B, positif ; TDQS sur les modules à puces x8 seulement (Paire différentielle)
262	VSS		Arrière	-	Masse (Masse)
263	DQ14_B	E/S	Arrière	B	Donnée, bit 14, sous-canal B (Signal)
264	VSS		Arrière	-	Masse (Masse)
265	DQ15_B	E/S	Arrière	B	Donnée, bit 15, sous-canal B (Signal)
266	VSS		Arrière	-	Masse (Masse)
267	DQ18_B	E/S	Arrière	B	Donnée, bit 18, sous-canal B (Signal)
268	VSS		Arrière	-	Masse (Masse)
269	DQ19_B	E/S	Arrière	B	Donnée, bit 19, sous-canal B (Signal)
270	VSS		Arrière	-	Masse (Masse)
271	DQS7_B_c / TDQS7_B_c	E/S	Arrière	B	Strobe de données 7, sous-canal B, négatif ; TDQS sur les modules à puces x8 seulement (Paire différentielle)
272	DQS7_B_t / TDQS7_B_t	E/S	Arrière	B	Strobe de données 7, sous-canal B, positif ; TDQS sur les modules à puces x8 seulement (Paire différentielle)
273	VSS		Arrière	-	Masse (Masse)
274	DQ22_B	E/S	Arrière	B	Donnée, bit 22, sous-canal B (Signal)
275	VSS		Arrière	-	Masse (Masse)
276	DQ23_B	E/S	Arrière	B	Donnée, bit 23, sous-canal B (Signal)
277	VSS		Arrière	-	Masse (Masse)
278	DQ26_B	E/S	Arrière	B	Donnée, bit 26, sous-canal B (Signal)
279	VSS		Arrière	-	Masse (Masse)
280	DQ27_B	E/S	Arrière	B	Donnée, bit 27, sous-canal B (Signal)
281	VSS		Arrière	-	Masse (Masse)
282	DQS8_B_c / TDQS8_B_c	E/S	Arrière	B	Strobe de données 8, sous-canal B, négatif ; TDQS sur les modules à puces x8 seulement (Paire différentielle)
283	DQS8_B_t / TDQS8_B_t	E/S	Arrière	B	Strobe de données 8, sous-canal B, positif ; TDQS sur les modules à puces x8 seulement (Paire différentielle)
284	VSS		Arrière	-	Masse (Masse)
285	DQ30_B	E/S	Arrière	B	Donnée, bit 30, sous-canal B (Signal)
286	VSS		Arrière	-	Masse (Masse)
287	DQ31_B	E/S	Arrière	B	Donnée, bit 31, sous-canal B (Signal)
288	VSS		Arrière	-	Masse (Masse)

Une interface à concevoir ?

Une carte à concevoir autour d’un connecteur DIMM ou SO-DIMM ? Nous simulons les bus haute vitesse, dont la DDR, avant le routage final, pour éviter une nouvelle révision du PCB.

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Lire le brochage : faces, détrompeur et sous-canaux

Sur un DIMM DDR5, UDIMM comme RDIMM, les broches 1 à 144 sont sur la face avant et les broches 145 à 288 sur la face arrière, la broche 145 en vis-à-vis de la broche 1. Les tableaux des fabricants placent le détrompeur entre les broches 75 et 76, soit 219 et 220 au dos.

Le détrompeur sépare aussi les deux sous-canaux. Sur un UDIMM, le sous-canal A occupe les broches 9 à 73 et 154 à 217, le sous-canal B les broches 78 à 141 et 222 à 286. Les broches 1 à 8 et 145 à 152 regroupent l’alimentation du PMIC et le bus latéral ; RESET_n (95) et ALERT_n (200) sont communs.

Le SO-DIMM numérote autrement : broches impaires à l’avant, paires au dos. Le détrompeur tombe entre les broches 125 et 127 à l’avant (126 et 128 au dos), mais la frontière entre sous-canaux est ailleurs : A sur les broches 11 à 134, B sur les broches 137 à 260, alimentation et bus latéral sur 1 à 8.

Le détrompeur n’est pas au centre. Sur le DIMM, son axe est à 68,10 mm du bord gauche, 1,425 mm à droite du centre du module ; sur le SO-DIMM, à 33,55 mm, 1,25 mm à gauche du centre. Vu de face, broche 1 à gauche, un module monté à l’envers ne peut donc pas entrer.

Contours à l’échelle, vus de face, broche 1 à gauche : DIMM DDR5 288 broches (UDIMM ; le RDIMM Rorke a les mêmes cotes de contour) et SO-DIMM DDR5 262 broches, avec la position du détrompeur. DIMM : plan Advantech AQD-D5V16GN56-HB (133,35 × 31,25 mm ; broche 1 à 3,35 mm du bord, 62,90 mm de la broche 1 à la broche 75, axe du détrompeur à 1,85 mm de la broche 75 et à 1,425 mm du centre ; détrompeur 1,50 × 3,85 mm), cotes de contour identiques sur le plan Rorke RDRMD5064G5600RA. SO-DIMM : Micron 262-Pin DDR5 SODIMM Core, figure 2 (69,60 × 30,0 mm ; axe du détrompeur à 1,25 mm du centre ; détrompeur 1,00 × 4,00 mm, détail A).

Le PMIC est sur le module : la carte fournit 5 V, pas 1,1 V

Le connecteur DDR5 ne porte aucune broche VDD, VDDQ ou VPP. Un PMIC monté sur le module reçoit VIN_BULK, 5 V nominal sur UDIMM et SO-DIMM selon Micron, et produit VDD et VDDQ à 1,1 V, VPP à 1,8 V, plus deux LDO de 1,8 V et 1,0 V, le 1,8 V alimentant le hub SPD.

Côté carte, nous prévoyons donc une entrée 5 V propre, la commande PWR_EN (active haute) et la lecture de PWR_GOOD, une sortie à drain ouvert qui demande un rappel au niveau haut. PWR_GOOD est aussi une entrée : la forcer au niveau bas coupe les régulateurs à découpage du PMIC, les LDO restant actifs.

Le RDIMM change de tension : VIN_BULK y vaut 12 V nominal (4,25 V à 15 V dans la fiche Advantech), une entrée VIN_MGMT en 3,3 V s’ajoute, et la broche PCAMP (protection en écriture, Fail_n, état power good) prend la place de PWR_GOOD ; il n’y a pas de PWR_EN.

Deux sous-canaux indépendants de 32 bits

Un module DDR5 n’expose pas un bus de 64 bits mais deux sous-canaux, suffixes _A et _B : Micron annonce deux sous-canaux de 32 bits sans ECC, ou de 36 bits avec ECC. Chacun a ses horloges, sa commande/adresse et ses chip selects, et le contrôleur les pilote séparément.

Sur UDIMM et SO-DIMM, chaque sous-canal porte CA[12:0], CS0_n et CS1_n (deux rangs), deux paires d’horloge CK0 et CK1, DQ[31:0], DM[3:0]_n, cinq paires DQS et CB[3:0]. Sur RDIMM, la commande passe par un registre (register driver) : CA[6:0] et PAR par sous-canal, une seule paire CK, CB[7:0] et dix paires DQS pour les puces x4.

Le hub SPD et le bus latéral I3C

HSCL et HSDA forment le bus latéral vers le hub SPD du module, en I3C Basic ou en I2C. Chez Micron, ce hub contient la mémoire SPD de 1024 octets et un capteur de température. En drain ouvert, les rappels au niveau haut sont sur la carte mère.

Micron donne des niveaux de 1,8 V ou 1,0 V sur ces deux lignes, pas 3,3 V : un contrôleur en 3,3 V demande une adaptation de niveau. HSA fixe l’adresse du hub : la carte mère la relie à la masse par une résistance dont la valeur identifie l’emplacement.

ECC on-die et ECC du module : deux choses différentes

Les puces DDR5 intègrent un ECC on-die (ATP le liste parmi les caractéristiques de la DDR5). Il corrige des erreurs à l’intérieur de la puce et n’apparaît sur aucune broche du connecteur. Il ne protège donc pas le transfert entre le module et le contrôleur.

L’ECC du système passe par les broches CB : CB[3:0] par sous-canal sur UDIMM et SO-DIMM (36 bits), CB[7:0] sur RDIMM (40 bits, dont seuls CB[3:0] servent en mode EC4 selon Rorke). Sur un module sans ECC, ces broches restent au brochage mais ne sont pas utilisées : il faut un module ECC et un contrôleur qui gère ces bits.

Pourquoi DDR4 et DDR5 ne sont pas interchangeables

Un DIMM DDR4 et un DIMM DDR5 ont tous deux 288 broches, mais ATP rappelle que le détrompeur n’est pas au même endroit et que le brochage a changé : un module DDR5 n’entre pas dans un support DDR4. L’alimentation diffère aussi : la DDR5 reçoit 5 V (12 V en RDIMM) et régule sur le module. Notre comparatif DDR4 vs DDR5 détaille tensions et débits.

Même au sein de la DDR5, UDIMM et RDIMM ne sont pas électriquement compatibles : DQ0_A est en broche 9 sur un UDIMM et en broche 7 sur un RDIMM, la commande/adresse n’a pas la même largeur, et VIN_BULK passe de 5 V à 12 V. Une carte se conçoit pour l’un ou pour l’autre.

Questions fréquentes

FAQ

Combien de broches compte un module DDR5 ?: Un DIMM DDR5 (UDIMM ou RDIMM) compte 288 broches, 144 par face. Un SO-DIMM DDR5 en compte 262, broches impaires à l’avant et paires au dos. Les deux formats répartissent les signaux en deux sous-canaux, A et B.
Quelle tension faut-il fournir à un module DDR5 ?: 5 V nominal sur VIN_BULK pour un UDIMM ou un SO-DIMM ; 12 V nominal sur VIN_BULK plus 3,3 V sur VIN_MGMT pour un RDIMM. Le PMIC du module produit lui-même les 1,1 V (VDD, VDDQ) et 1,8 V (VPP) des puces.
Peut-on mettre une barrette DDR5 dans un emplacement DDR4 ?: Non. Les deux DIMM ont 288 broches, mais le détrompeur est placé ailleurs et le brochage est différent, donc le module n’entre pas. Et même électriquement, la DDR5 attend 5 V (12 V en RDIMM) pour le PMIC du module.
L’ECC on-die de la DDR5 remplace-t-il une mémoire ECC ?: Non. L’ECC on-die corrige à l’intérieur de chaque puce et ne protège pas le bus. Une protection de bout en bout demande un module ECC, qui câble les broches CB, et un contrôleur qui les exploite.
Que signifient les suffixes _A et _B ?: Ils désignent les deux sous-canaux indépendants du module. DQ0_A et DQ0_B sont deux bits de données distincts, chacun dans son sous-canal de 32 bits, avec ses propres horloges, commande/adresse et chip selects.

Sources

Micron, 262-Pin DDR5 SODIMM Core (ddr5_sodimm_core.pdf, Rev. F): pin table and figure 2, module dimensions
Advantech, AQD-D5V16GN56-HB, 288-pin DDR5 UDIMM datasheet: pin table and dimension drawing
Super Talent, FD548U8GV, 288-pin DDR5 UDIMM datasheet
ATP, A5D08RC6BVQKSBV, DDR5 UDIMM datasheet
Super Talent, FD556S8GV, 262-pin DDR5 SO-DIMM datasheet
Advantech, AQD-SD5V8GN56-HC, 262-pin DDR5 SO-DIMM datasheet
Advantech, AQD-D5V16GR48-SB, 288-pin DDR5 RDIMM datasheet
Rorke, RDRMD5064G5600RA, 288-pin DDR5 RDIMM datasheet: pin table and dimension drawing
ATP, DDR5 product flyer (keying, on-die ECC, PMIC)
JEDEC JC-45, DDR5 UDIMM, SODIMM and RDIMM module standards (document payant ou réservé aux membres)
JEDEC JESD79-5, DDR5 SDRAM standard (document payant ou réservé aux membres)

Tableaux établis à partir de ces documents et recoupés avec les fiches techniques des fabricants. Vérifiez toujours la fiche technique du connecteur que vous utilisez : certains fabricants numérotent différemment.

Pour aller plus loin

Autres brochages