Conception carte électronique : méthode & industrialisation

Un bureau d’études électronique conçoit des cartes électroniques prêtes à certifier et prêtes à produire en orchestrant architecture matérielle, compatibilité électromagnétique, firmware temps réel et industrialisation. Chez AESTECHNO, basé à Montpellier, nous appliquons une méthode en 6 étapes avec jalons contractuels EVT/DVT/PVT, du cahier des charges à la pré-série.

Le vrai enjeu ne se limite pas au routage d’un PCB : il consiste à sécuriser la compatibilité électromagnétique (EN 55011 Classe B, IEC 61000-4-2 ESD ±8 kV contact), la pérennité BOM (anti-NRND), le firmware temps réel (FreeRTOS ou Zephyr), la pré-conformité CE et l’industrialisation pour livrer un produit conforme dans les délais. Notre méthodologie de conception produit couvre l’intégralité du cycle, avec une discipline risks-first qui transforme chaque jalon en point de décision mesurable.

Sommaire

• Notre méthode en 6 étapes : du cahier des charges à la pré-série
• Jalons EVT/DVT/PVT : engagements contractuels
• Secteurs et normes
• Transparence sur les postes de coûts
• Pièges courants et retours d’expérience
• Exemple : capteur IoT industriel basse consommation
• Combien de temps dure un projet de conception électronique ?
• En résumé

Notre savoir-faire signature : les projets industriels sur mesure prêts pour la grande série. La plupart des bureaux d’études livrent un design fonctionnel qui devra être adapté pour passer en production série — corrections CEM après le premier passage en labo, ajustements IPC à l’industrialisation, DFM traité en fin de cycle. Chez AESTECHNO, le design produit est le design production. Le PCB est conçu dans les règles de l’art, pré-conforme CEM, aligné sur les standards IPC et prêt à fabriquer à grande échelle dès la sortie du routage. Cette propriété se construit dès la première ligne de schéma — c’est la différence entre un prototype qui marche et un produit industrialisable.

Notre méthode en 6 étapes : du cahier des charges à la pré-série

La conception d’une carte électronique suit un processus structuré en six étapes, du cadrage initial jusqu’à la validation finale. Chaque étape produit des livrables vérifiables et franchit un jalon de décision avant de passer à la suivante, réduisant ainsi les risques techniques et financiers tout au long du projet.

Etape	Phase	Livrables cles	Validation
1. Cadrage & architecture	EVT prep	SRS, diagrammes blocs, BOM preliminaire	Analyse risques
2. Schematique & BOM	EVT	Schema verifie, BOM perenne (non-NRND), protections ESD/TVS	Revue CEM
3. Routage PCB	EVT	PCB 4-6 couches, impedances controlees, DfM/DfT integres	Revue DfX
4. Prototypage & bring-up	EVT vers DVT	Proto fonctionnel, tests automatises	Checklist bring-up
5. Firmware embarque	DVT	HAL, drivers, RTOS, OTA, pipeline CI/CD	Tests HIL
6. Validation & conformite	DVT vers PVT	Pre-scan CEM, dossier technique CE, certification	Rapport labo accredite

Cadrage & architecture

Nous clarifions le SRS (exigences fonctionnelles, environnement, securite, cout/volume, MTBF) et construisons l’architecture complete :

• Puissance & alimentation : rendement, bruit, echauffement, profil de consommation.
• Calcul : selection MCU/SoC avec marges CPU/RAM et filiere d’approvisionnement perenne.
• RF/IoT : BLE, Wi-Fi, LTE-M/NB-IoT, LoRaWAN selon portee et budget energetique. Nous maitrisons la conception de cartes electroniques RF avec certification RED, de la selection d’antenne au passage en chambre anechoique.
• Securite : boot securise, gestion des cles, OTA chiffree. Notre approche integre la cybersecurite des dispositifs IoT industriels des la phase d’architecture, avec validation continue jusqu’a la certification.

Livrables : diagrammes blocs, BOM preliminaire, analyse de risques (si dispositif medical : ISO 14971).

Schematique & BOM perenne

Nous selectionnons des references non-NRND avec alternatives A/B identifiees, protections ESD/TVS, isolement galvanique si necessaire, et integrons des cette etape les contraintes CEM : filtrage, plans de masse, retours de courant. La gestion de l’obsolescence et des penuries composants est anticipee des la BOM initiale. Resultat : une BOM robuste, disponible et perenne.

Routage PCB oriente CEM

Stackup 4 à 6 couches typique, épaisseur totale ~1.6 mm, impédances contrôlées conformément à IPC-2221 : 50 Ω ±10% pour les pistes single-ended, 90 Ω ±10% pour USB 2.0, 100 Ω ±10% pour Ethernet différentiel. Les paires différentielles sont routées avec un skew inférieur à 5 mils et un espacement trace-plan contrôlé pour tenir l’intégrité du signal jusqu’à 5 GHz sur les bus haute vitesse. Pour les applications exigeantes, notre expertise en conception de produits électroniques haute performance garantit l’intégrité des signaux au-delà du GHz via simulations SI/PI ANSYS.

Stackup 4L vs 6L : comment choisir ? Un stackup 4 couches (signal/GND/PWR/signal) couvre la majorité des produits IoT basse/moyenne fréquence et coûte environ 40% moins cher qu’un 6 couches. Au-delà de 400 MHz en RF ou pour des bus DDR/PCIe, le stackup 6 couches (2 signaux enfouis entre plans de masse continus) devient quasi incontournable pour tenir les marges CEM. Nous arbitrons ce choix dès le cadrage, car le respin pour ajouter des couches coûte typiquement un trimestre de retard. Les bonnes pratiques de conception PCB détaillent ces arbitrages.

DfM (design for manufacturing) et DfT (test) sont intégrés dès le routage : pads d’accès, test-points espacés d’au moins 2.54 mm pour bed-of-nails, JTAG/SWD, connectique de production. Objectif : fiabilité et testabilité en production série.

Prototypage & bring-up

Grace a nos partenaires PCB et assemblage en Europe, nous produisons des prototypes rapidement. Le bring-up suit une check-list methodique : rails d’alimentation, horloges, memoires, interfaces de communication. Les tests automatises couvrent la consommation, les performances thermiques et les mesures RF. Nous iterons rapidement pour figer un design stable avant le passage en DVT.

Firmware embarque

En parallèle du hardware, nous développons le firmware : couche HAL, drivers périphériques, piles de communication RF, RTOS pour les contraintes temps réel, gestion OTA signée et rollback-capable via MCUboot. Un pipeline CI/CD avec tests unitaires et hardware-in-the-loop capture les régressions tôt dans le cycle, avec un temps de build moyen sous 5 min pour un projet typique.

FreeRTOS vs Zephyr : lequel choisir ? FreeRTOS reste le plus léger (empreinte kernel sous 10 KB, latence d’interruption inférieure à 1 µs sur Cortex-M4), idéal pour les capteurs batterie où chaque octet compte. Zephyr apporte une architecture modulaire, un support Bluetooth natif et une sécurité certifiable IEC 62443 — à privilégier pour les produits IoT connectés visés par le Cyber Resilience Act. Notre comparatif Zephyr vs FreeRTOS vs Linux temps réel détaille les critères d’arbitrage. Pour aller plus loin, consultez notre guide complet du logiciel embarqué industriel.

Validation & conformite

Nous préparons la certification CE en couvrant les directives applicables : RED (2014/53/UE), EMC (2014/30/UE), LVD (2014/35/UE), RoHS. Les pré-scans CEM en interne ciblent les limites critiques : EN 55011 Classe B (40 dBµV/m à 3 m entre 30 et 230 MHz), IEC 61000-4-2 (ESD ±8 kV contact, ±15 kV air), IEC 61000-4-3 (immunité RF rayonnée 80-1000 MHz à 3 V/m). Selon le produit, nous planifions des campagnes HALT (Highly Accelerated Life Test) en enceinte thermique -40 °C à +85 °C avec vibrations jusqu’à 50 Grms pour valider la fiabilité avant production.

Pour les produits IoT connectés soumis au Cyber Resilience Act (règlement UE 2024/2847), la norme harmonisée de référence est ETSI EN 303 645 : authentification forte, absence de credentials par défaut, mécanisme de mise à jour signé. Les limites CEM applicables sont définies par la Commission Électrotechnique Internationale (IEC) via la série IEC 61000, tandis que les exigences de routage PCB s’appuient sur IPC-2221 (conception générique) et IPC-6012 (performance). Notre guide sur la compatibilité électromagnétique détaille notre approche CEM, et notre article sur la certification CE/RED pour produits IoT explique le processus réglementaire.

Jalons EVT/DVT/PVT : engagements contractuels

Les jalons EVT, DVT et PVT constituent le cadre contractuel de chaque projet. Chaque jalon definit des criteres de passage mesurables, des livrables verifiables et un droit de decision pour le client. Cette approche transforme un developpement lineaire en une serie d’etapes controlees, chacune reduisant le risque restant du projet.

• EVT (Engineering Validation Test) : le prototype est fonctionnel, les fonctions cles sont validees. Decision de passage en DVT.
• DVT (Design Validation Test) : le design est stabilise, les pre-certifications sont realisees, le firmware est integre. Decision de passage en PVT.
• PVT (Production Validation Test) : la pre-serie valide le process de fabrication, les bancs de test sont operationnels, le produit est pret pour la serie.

Nous concevons des bancs de test sur mesure : ICT (In-Circuit Test), test fonctionnel, scripts automatises avec tracabilite par numero de serie. Le DfX final couvre la manufacturabilite, la testabilite et la reparabilite. Si requis, nous preparons un dossier PPAP (Production Part Approval Process) complet.

Pour approfondir la transition du prototype a la serie, consultez notre guide sur l’industrialisation de produits electroniques et notre article sur les tests et la validation de produits electroniques.

Secteurs et normes

Chaque secteur impose ses propres normes de securite, de performance et de conformite. Maitriser ces referentiels des la conception evite les surprises couteuses en phase de certification. Nous integrons les exigences normatives dans nos choix d’architecture, notre routage PCB et notre strategie de test, pour un passage en labo sans mauvaise surprise.

• Grand public et industriel : CE / RED / EMC / LVD / RoHS. Ces directives couvrent la majorite des produits electroniques commercialises en Europe.
• Medical : ISO 13485 (systeme qualite), IEC 60601-1 (securite electrique), IEC 62304 (cycle de vie logiciel), ISO 14971 (gestion des risques). Nous travaillons avec des partenaires specialises pour la qualification et les essais.
• Automobile, ferroviaire, aeronautique : exigences renforcees en CEM, surete de fonctionnement et tracabilite.

Notre article detaille sur la certification CE/RED pour produits IoT explique le processus etape par etape.

Transparence sur les postes de couts

Le budget d’un projet electronique se decompose en plusieurs postes dont le poids relatif varie selon la complexite du produit. Comprendre cette structure permet de prendre des decisions eclairees sur les arbitrages techniques et d’identifier les leviers d’optimisation, sans sacrifier la qualite ni la conformite reglementaire.

• Ingenierie : architecture, schematique, routage PCB, firmware et tests. Ce poste represente la part preponderante, lissee par jalons pour une visibilite financiere a chaque etape.
• Prototypes : fabrication de PCB multicouches, assemblage, approvisionnement de composants specifiques. Le nombre d’iterations impacte directement ce poste.
• Essais et certification : pre-scans CEM en interne (qui reduisent le risque d’echec en labo accredite), tests RF, LVD. Une analyse CEM en amont reduit significativement les couts de certification.
• Accelerateurs AESTECHNO : nos bibliotheques eprouvees (alimentations, MCU, radios), gabarits de bancs de test et pipelines CI pre-configurees reduisent le temps de developpement et les risques d’erreur.

Pour optimiser les couts de production des la conception, consultez notre guide sur le DfM (Design for Manufacturing) en electronique.

Pieges courants et retours d’experience

Des annees de pratique en conception electronique nous ont appris que les problemes les plus couteux sont souvent les plus previsibles. Voici les pieges que nous rencontrons regulierement et les strategies que nous avons mises en place pour les eviter, tires directement de notre experience terrain sur des projets industriels varies.

Chez AESTECHNO, nous avons constate que les problemes de CEM decouverts tardivement, en phase de certification, entrainent des redesigns couteux et des retards significatifs. C’est pourquoi nous realisons des pre-scans CEM des la fin de l’EVT, avant meme d’envoyer le produit en labo accredite. Cette approche nous a permis d’eviter des re-spins complets sur de nombreux projets. Pour approfondir ce sujet, consultez notre guide sur la compatibilite electromagnetique.

Dans notre pratique, l’obsolescence des composants non anticipee reste une cause frequente de retards en phase de production. Nous avons mis en place un processus systematique de verification du statut de vie des composants (NRND, EOL) et d’identification d’alternatives des la creation de la BOM. Notre article sur les penuries de composants detaille cette strategie.

Nous constatons egalement que l’integration firmware-hardware reserve souvent des surprises a l’etape DVT lorsque le developpement logiciel n’a pas ete mene en parallele du hardware. Chez AESTECHNO, nous demarrons le firmware des la phase EVT avec des tests hardware-in-the-loop, ce qui permet de detecter les incompatibilites avant qu’elles ne deviennent couteuses.

Notre experience montre aussi que les raccourcis sur le stackup PCB (reduction du nombre de couches, compromis sur les plans de masse) se paient cher a la certification CEM. Un stackup correctement dimensionne des le depart est un investissement qui evite des re-spins ulterieurs.

Enfin, nous avons appris que la strategie de test pensee comme un ajout tardif, plutot qu’integree des la conception, complique l’industrialisation et augmente les couts de production. Integrer les test-points, les acces JTAG/SWD et la connectique de production des le routage initial simplifie considerablement la mise en serie.

Exemple de projet : capteur IoT industriel basse consommation

Ce type de projet illustre notre methodologie appliquee a un cas concret de capteur autonome industriel. La conception d’un capteur IoT basse consommation mobilise toutes les competences de notre bureau d’etudes : architecture ultra-basse consommation, communication longue portee, optimisation energetique poussee et conformite reglementaire.

L’objectif etait de concevoir un capteur autonome avec une duree de vie cible de plusieurs annees sur batterie. Nous avons selectionne un MCU ultra-basse consommation avec des modes sleep agressifs et un reveil rapide. La communication repose sur LoRaWAN, choisi pour son excellent compromis portee/consommation en milieu industriel. L’alimentation a ete optimisee pour minimiser le courant de repos : duty cycle radio reduit, peripheriques coupes en veille, mesure de courant au micro-ampere pres.

Resultat : une autonomie de 4,7 ans mesuree sur un profil d’usage reel, et une conformite CE validee en laboratoire apres un unique aller-retour, grace au pre-scan CEM realise en amont.

Pour des projets similaires, consultez nos guides sur le power management embarque et les technologies LPWAN (LoRaWAN, NB-IoT, Sigfox).

Combien de temps dure un projet de conception électronique ?

La durée d’un projet dépend de la complexité produit et du nombre d’itérations. À titre indicatif, un capteur IoT simple (Default class sous CRA) se conçoit en 4 à 6 mois du cahier des charges à la pré-série, avec deux itérations PCB. Un produit industriel avec contraintes RF, CEM strictes et certification RED demande 9 à 14 mois. Un équipement médical class IIa sous IEC 60601-1 et IEC 62304 franchit typiquement les 18 à 24 mois du fait des exigences de documentation ISO 13485.

Conception interne vs externe : quel arbitrage ? Contrairement à l’idée qu’une équipe interne coûte moins cher, la plupart des PME électronique sous-estiment le coût complet : outillage CAO (Altium, HFSS, ANSYS SIwave), abonnements simulation, laboratoire de pré-scan CEM, infrastructure CI/CD firmware. Un bureau d’études externe spécialisé amortit ces coûts sur plusieurs clients et apporte l’expérience cross-projets qu’une équipe interne ne peut pas reproduire en solo. Notre article sur l’externalisation de la conception électronique détaille les critères de décision.

En résumé : ce que fait un bureau d’études électronique de référence

Un bureau d’études électronique de référence conçoit des cartes prêtes à certifier et prêtes à produire dès la première itération de routage, en intégrant la CEM, la pérennité BOM, le firmware et l’industrialisation comme disciplines simultanées plutôt que séquentielles. Chez AESTECHNO, nous mesurons ce principe concrètement : impédances maîtrisées à ±10%, pré-scan CEM interne avant labo accrédité, FreeRTOS ou Zephyr selon la contrainte, OTA signée MCUboot, conformité ETSI EN 303 645 pour les produits CRA. Notre signature tient en une phrase : le design produit EST le design production, avec la conformité conçue dès le schéma — pas ajoutée en fin de cycle.

Si vous préparez un nouveau produit électronique — capteur IoT, équipement industriel, dispositif médical — démarrer avec un bureau d’études qui intègre la certification, la CEM, la cybersécurité CRA et l’industrialisation dès la phase EVT, c’est se donner le temps de bien faire plutôt que subir les respins tardifs.

Articles Connexes

Pour approfondir vos connaissances en conception electronique et industrialisation :

• Conception PCB : les secrets reveles — Techniques avancees de routage, stackup et design for manufacturing
• Logiciel Embarque Industriel — Developpement firmware RTOS avec methodologie de validation complete
• Compatibilite Electromagnetique CEM — Pre-scans et strategies pour reussir les certifications RED/EMC
• Conception Carte RF — Design circuits radio, antennes et passage certification RED
• Methodologie Conception Produits — Process EVT/DVT/PVT pour industrialisation securisee
• Externaliser la conception electronique — Criteres pour choisir votre bureau d’etudes partenaire
• Certification CE/RED pour produits IoT — Processus et delais pour certifier vos produits connectes

FAQ : Conception de cartes electroniques

Combien d’iterations de prototypage prevoir ?
En general, deux a trois iterations selon la complexite du projet, notamment en CEM et RF. Le pre-scan CEM realise en interne avant le passage en laboratoire accredite permet souvent d’economiser une iteration complete. Les projets avec des contraintes RF strictes (RED) ou des normes sectorielles specifiques peuvent necessiter une iteration supplementaire.

Quel RTOS choisir pour une carte connectee ?
FreeRTOS et Zephyr sont les deux choix les plus courants. FreeRTOS offre un ecosysteme mature et une integration native avec de nombreux SDK fabricants. Zephyr apporte un support natif du Bluetooth, une architecture modulaire et une communaute active portee par la Linux Foundation. Le choix depend des drivers requis, des exigences de securite (boot securise, OTA) et de l’ecosysteme d’outils de votre equipe.

Comment reduire les couts en serie ?
L’optimisation des couts serie commence des la conception : approche DfM pour reduire les etapes d’assemblage, choix de composants avec alternatives BOM identifiees, et conception de bancs de test rapides pour diminuer le temps de cycle en production. La standardisation des formats de PCB et la reduction du nombre de references uniques contribuent egalement a baisser les couts unitaires.

Quelles sont les contraintes CEM a anticiper des la conception ?
Les contraintes CEM doivent etre integrees des le choix du stackup PCB : plans de masse continus, separation des zones analogiques et numeriques, filtrage des alimentations, et routage soigne des signaux haute frequence. Les protections ESD/TVS sur les interfaces externes, le placement des decoupling capacitors et la gestion des retours de courant sont egalement critiques. Chez AESTECHNO, nous realisons des pre-scans CEM pour valider ces choix avant le passage en laboratoire.

Pouvez-vous reprendre un design existant ?
Oui. Nous realisons un audit complet du design existant couvrant la CEM, la securite, le DfM et la testabilite. A l’issue de cet audit, nous elaborons un plan de remediation priorise et procedons a un re-spin cible des zones problematiques, sans repartir de zero. Cette approche permet de capitaliser sur le travail deja realise tout en corrigeant les points bloquants.