RISC-V en 2026 : 25% du marche, RVA23 et la concurrence avec x86 et ARM

Selon plusieurs analyses sectorielles publiees debut 2026, RISC-V franchit le seuil des 25% de part de marche mondiale, repartis sur les processeurs applicatifs, les microcontroleurs et les accelerateurs IA. Pour la premiere fois depuis vingt-cinq ans, le duopole x86 / ARM devient officiellement un trio. La trajectoire n'est pas un accident : elle s'appuie sur la ratification du profil RVA23 par RISC-V International, sur l'arrivee de cores haut-de-gamme signes Jim Keller chez Tenstorrent, sur l'annee de Linux sur le bureau RISC-V revendiquee par Canonical, et sur l'adoption automobile (Infineon) et chinoise (Xiangshan, Ruyi OS) qui transforme l'open ISA en infrastructure de souverainete.

Chez AESTECHNO, bureau d'etudes electronique base a Montpellier, nous suivons l'ecosysteme RISC-V depuis ses debuts industriels. Nous l'avons evalue sur plusieurs etudes comparatives en 2025 et 2026, accompagne des clients sur la qualification de SoCs RISC-V pour des plateformes IoT et industrielles, et nous voyons revenir la meme question a chaque echeance plateforme : "et si on basculait ?". Cet article fait le point sur ce qui a vraiment change en 2026, ce qu'il faut surveiller a Computex (2 au 5 juin 2026), et comment arbitrer pour vos prochaines plateformes.

Le seuil des 25% : pourquoi 2026 est different

Les 25% de part de marche annonces debut 2026 ne sont pas un chiffre lineaire : ils agregent CPU applicatifs (encore minoritaires pour RISC-V), microcontroleurs (ou RISC-V a deja remplace ARM Cortex-M sur plusieurs gammes), et accelerateurs IA dedies (segment ou le RTL libre fait gagner mois et licences). C'est cette agregation, sur trois marches differents avec des dynamiques propres, qui produit le franchissement.

L'analyse publiee par RISC-V International et reprise par plusieurs cabinets sectoriels positionne RISC-V comme "troisieme pilier" du calcul, aux cotes de x86 (encore dominant sur le serveur Intel et AMD) et d'ARM (qui tient mobile et embedded haut de gamme). Le segment ou la bascule est la plus rapide est l'embarque industriel et l'IoT : la promesse de royalty-free combinee a l'acces RTL ouvert change l'arbitrage cout / risque chaine d'approvisionnement.

Chez AESTECHNO, sur nos trois derniers projets de capteurs IoT industriels, nous avons systematiquement integre RISC-V dans la phase de pre-etude, meme quand le client est arrive avec une preference ARM. La discussion qui en sort n'est plus "RISC-V est-il pret ?" mais "qui est le fournisseur RISC-V de votre choix, et avec quel TCO sur dix ans ?".

RVA23 : la specification qui a change l'industrie

RVA23 est un profil de plateforme RISC-V ratifie par RISC-V International en octobre 2023 qui standardise les extensions matérielles obligatoires (vecteurs, hyperviseur, cryptographie scalaire, MMU) qu'un SoC compliant doit implementer. Il rend RISC-V interoperable a l'echelle distro, c'est-a-dire qu'un Ubuntu RISC-V signe pour RVA23 demarre sur tout SoC RVA23, sans recompilation ni rebuild kernel par modele.

La difference avec RVA22 (le profil anterieur) est structurelle. RVA22 fixait le minimum vital pour faire tourner du code applicatif. RVA23 ajoute le vecteur (V), indispensable pour les workloads IA et DSP, l'hyperviseur (H), indispensable pour la virtualisation et les VMs, la cryptographie scalaire (Zk*), indispensable pour TLS et secure boot performants, et plusieurs extensions MMU (Svinval, Svnapot) qui rendent les changements de contexte rapides. C'est exactement le minimum dont une distribution Linux moderne a besoin pour considerer RISC-V comme une cible serieuse.

Notre lecture : RVA23 est la version qui rend RISC-V "ennuyeux" assez pour shipper a l'echelle. Avant, chaque SoC RISC-V etait un cas particulier que les distros devaient compiler separement. Apres RVA23, on construit une fois et on deploie partout. L'analogie pertinente est le passage de ARMv7 a ARMv8 : ce n'est pas la specification la plus excitante a lire, mais c'est celle qui declenche l'adoption industrielle.

L'IA sur RISC-V : l'extension Vector-Matrix (VME)

La Vector-Matrix Extension (VME) est une extension RISC-V en finalisation 2026 qui ajoute des operations matricielles natives, notamment des outer-products, au jeu d'instructions vectoriel. Elle permet d'executer de l'inference IA sur ASIC ou MCU avec une performance par watt comparable aux extensions proprietaires Apple AMX et ARM SME, tout en restant royalty-free.

L'enjeu est concret pour l'edge AI. Aujourd'hui, deployer un modele de classification image sur un MCU ARM Cortex-M55 implique d'utiliser CMSIS-NN qui appelle l'extension Helium (M-Profile Vector Extension proprietaire ARM). Le meme deploiement sur un MCU RISC-V actuel passe par des kernels SIMD vectoriels (RVV 1.0), efficaces mais sans les outer-products natifs. VME aligne le RTL RISC-V sur la classe d'instructions matricielles que les frameworks IA modernes (TFLite Micro, ONNX Runtime, PyTorch Edge) attendent.

Pour les fabricants de SoC, le calcul est interessant : VME permet de packager un NPU au niveau ISA plutot qu'en accelerateur tiers cote bus. Cela simplifie le compilateur (LLVM RISC-V backend gere l'extension nativement), reduit la surface d'attaque cybersecurite (un seul espace d'instructions a auditer), et reduit le footprint silicium par rapport a un NPU separe. Sur nos etudes comparatives, c'est l'extension qui rend RISC-V credible pour les capteurs IoT a inference embarquee qui visent des deploiements pluriannuels sur batterie.

Tenstorrent et Ascalon-X : Jim Keller signe la haute performance

Tenstorrent, dirige par Jim Keller, prepare la famille de cores Ascalon-X pour attaquer ARM Neoverse V3 sur le segment serveur haute performance. Pour rappel, Jim Keller est l'architecte derriere AMD K8 / K12 / Zen, Apple A4 / A5, Tesla FSD et Intel Xe. Quand il choisit une ISA pour ses huit prochaines annees, le marche regarde.

Ascalon-X est annonce out-of-order, superscalaire large, avec un focus sur la bande passante memoire (DDR5, HBM) et l'integration de NPUs Tensix proprietaires Tenstorrent en chiplet. Le positionnement est clair : concurrencer ARM Neoverse N3 / V3 et AMD EPYC sur le serveur cloud, pas le smartphone. Tenstorrent a egalement publie en open-source plusieurs cores plus modestes (Ascalon, Bamboo) sous licence Apache 2.0, ce qui change le terrain de jeu pour les bureaux d'etudes qui veulent un core RISC-V serieux sans contracter une licence proprietaire.

Pour AESTECHNO, l'arrivee de Tenstorrent dans l'ecosysteme change deux choses. Premierement, elle credibilise les cores RISC-V haut-de-gamme face aux clients qui suspectaient encore l'open ISA d'etre cantonnee a l'embedded MCU. Deuxiemement, le RTL libere donne acces a des cores production-ready pour des projets specialises sans passer par une negociation licence ARM Cortex-A. Sur un projet ASIC IA recent ou nous avons accompagne un client en industrialisation, le choix s'est joue entre licence ARM Cortex-A78AE et un core RISC-V Tenstorrent : le critere decisif a ete la trajectoire roadmap a dix ans, pas le cout de licence initial.

Automotive : Infineon engage RISC-V pour la prochaine generation

L'automobile est le segment ou RISC-V capture le plus rapidement de parts en 2026. Infineon a annonce en 2025 son engagement a porter la prochaine generation de microcontroleurs vehicule (heritiers de la famille AURIX TC4) sur des cores RISC-V certifies ISO 26262 ASIL-D. Bosch, NXP et plusieurs equipementiers chinois suivent. La motivation : controler la roadmap silicium critique de la voiture definie par le logiciel (SDV, software-defined vehicle), sans dependre d'une feuille de route ARM verticale.

Le segment automotive impose des contraintes que les autres marches n'ont pas : determinisme temps reel, traceabilite ISO 26262 du RTL au runtime, support 15 ans. RISC-V y arrive grace a la maturation de l'ecosysteme certification : ISO 26262 ASIL-D RISC-V cores existent maintenant chez Andes, SiFive, Codasip et plusieurs maisons chinoises. La Cyber Resilience Act europeenne, applicable des fin 2027, ajoute un argument supplementaire en faveur d'une chaine d'approvisionnement open-source auditable.

Notre observation chez AESTECHNO : pour les clients automobile et off-highway que nous croisons sur des projets capteurs et passerelles, la question RISC-V est passee en 2025-2026 du domaine recherche au domaine appel d'offres. L'enjeu pour les bureaux d'etudes francais est d'avoir, des aujourd'hui, des references crédibles sur RISC-V automotive.

La voie chinoise : Xiangshan, Ruyi OS et la souverainete

La Beijing Open Source Chip Research Institute (BOSC) developpe Xiangshan, un core RISC-V haute performance entierement open source. La generation actuelle (3eme generation, nom de code Kunminghu) atteint des performances qui placent RISC-V dans la meme categorie que les Cortex-A serveur recents. Le RTL est sous licence permissive, le netlist genere par les fonderies chinoises, et le projet inclut le premier IP network-on-chip open source au monde.

En parallele, Ruyi OS est devenu le premier systeme d'exploitation Linux natif RISC-V a supporter le profil RVA23 en sortie d'usine. Pour la Chine, RISC-V n'est pas seulement une question de licence : c'est une infrastructure de souverainete numerique face aux restrictions americaines sur ARM et aux droits de douane sur les SoCs occidentaux. Cette dynamique est en train de creer un ecosysteme RISC-V parallele, avec ses propres distributions, son propre RTL et ses propres conventions packaging.

Pour un bureau d'etudes europeen, la lecture est nuancee. D'un cote, la double offre (occidentale + chinoise) renforce la viabilite long terme de l'ISA. De l'autre, elle introduit des arbitrages chaine d'approvisionnement (controles export, droits de douane, conformite donnees) que les clients industriels europeens devront expliciter au cas par cas, en lien avec le Cyber Resilience Act et les directives a venir sur la souverainete numerique UE.

Grand public : Framework, Amazfit, Ubuntu desktop

L'annee 2026 marque l'arrivee de RISC-V dans des produits grand public credibles. Framework Computer a accueilli sur sa plateforme la DC-ROMA Mainboard II, conçue par DeepComputing : ESWIN EIC7702X SoC, cores SiFive P550, NPU 50 TOPS pour l'inference locale. C'est, a notre connaissance, le premier laptop RISC-V utilisable au quotidien (compilation, navigation, video) sans compromis majeur.

Cote wearable, Andes Technology alimente la Amazfit T-Rex 3 Pro avec son core AndesCore D25F. Plus d'un million d'unites livrees, ce qui place RISC-V dans la classe "expedie en volume" sur le segment montre connectee, longtemps reserve a ARM Cortex-M et MIPS.

Et Canonical declare 2026 annee du Linux desktop sur RISC-V, une formule volontairement provocante mais fondee : Ubuntu 26.04 LTS RISC-V est disponible avec support officiel, les images RVA23 demarrent sur Framework, sur Pine64 Star64, et sur les boards de developpement Hifive. La compilation et le support des paquets Snap a la sortie sont sensiblement equivalents a x86 et ARM. Pour les developpeurs systeme, c'est la premiere fois qu'un RISC-V devient un environnement de travail principal credible.

RISC-V vs ARM vs x86 : le tableau de decision 2026

Le tableau ci-dessous synthetise les arbitrages que nous voyons revenir le plus souvent quand un client nous demande "RISC-V, ARM ou x86 pour ma prochaine plateforme ?". Il ne remplace pas une etude comparative dediee, mais il fixe le decor.

Critere	RISC-V	ARM	x86
Modele licence ISA	Royalty-free, RTL souvent libre	Licence par seat + royalties	Proprietaire (Intel / AMD)
Maturite ecosysteme distro	RVA23 mature debut 2026	Tres mature (>15 ans)	Reference historique
IA / matrice native	VME en finalisation	SME (proprio ARM)	AMX (proprio Intel)
Automotive ASIL-D	Disponible (Infineon, Andes, SiFive)	Tres mature (Cortex-R52, R82)	Hors-cible
Server haut de gamme	Tenstorrent Ascalon-X (en route)	Neoverse V3 (deja dispo)	EPYC Zen 5 / Xeon Granite Rapids
Microcontroleurs	Tres credible (GD32, ESP32-C, Andes)	Reference (Cortex-M)	Hors-cible
Sovereignete UE	Forte (open RTL europeen possible)	Moyenne (UK / US dependant)	Dependante US
Cout silicium total (TCO 10 ans)	Avantage si volume bas a moyen	Avantage sur volume eleve	Reserve calcul lourd

Computex 2026 (2 au 5 juin) : ce qu'il faut surveiller

Computex Taipei se tient du 2 au 5 juin 2026, sur le theme "AI Together". C'est le salon ou l'industrie hardware annonce ses cartes pour les douze prochains mois. Pour RISC-V, plusieurs annonces sont attendues :

• SiFive : prochaine generation de cores P-series (P870 ou successeur), focus performance par watt et integration NPU.
• Andes Technology : extension de la gamme AndesCore vers le segment middle-range, et premieres demos de cores VME-ready.
• NVIDIA : confirmation ou non de l'usage RISC-V pour les microcontroleurs internes des prochains GPU (rumeurs persistantes 2024-2025).
• Tenstorrent : roadmap Ascalon-X et ouverture eventuelle de plus de RTL en open source.
• ESWIN, StarFive, Telink, GigaDevice : SoCs RISC-V pour smartphone (StarFive JH7110 successor), TV (ESWIN W8), wearables (Telink), et MCU industriel (GigaDevice GD32V).
• Cote distro : Canonical, Red Hat, SUSE devraient detailler leur support RISC-V production.

Notre conseil pour les bureaux d'etudes et integrateurs : si une revue plateforme est planifiee pour Q3 2026 ou Q4 2026, attendre la sortie Computex avant de figer le SoC est rationnel. Les deltas de roadmap annonces a Taipei sont tellement significatifs en 2026 qu'un choix arrete trois mois avant Computex risque d'etre obsolete a la mise sur le marche.

FAQ

RISC-V est-il vraiment libre de droits ?

Le jeu d'instructions RISC-V est specifie sous licence libre par RISC-V International, sans royalties ni licence par seat. En revanche, les implementations RTL concretes (les cores) sont commercialisees sous des licences variees : certaines sont open source (Rocket Chip, BOOM, Ascalon Apache 2.0), d'autres sont des produits commerciaux (SiFive Performance series, Andes AndesCore, Codasip Bk). Le modele "libre de droits" porte sur l'ISA, pas necessairement sur le silicium que vous integrez.

RISC-V peut-il remplacer ARM dans les smartphones ?

Pas avant 2027-2028 sur le haut de gamme. La pile logicielle Android (HAL, modems, GPU drivers, DRM Widevine) est aujourd'hui ARM-centree, et la transition demanderait un effort coordonne Google + OEM. En revanche, sur les feature phones, smartwatches et IoT wearables, RISC-V est deja une realite (Amazfit T-Rex 3 Pro, Telink). Le segment ou la bascule arrivera en premier sur smartphone est le mid-range chinois, sans contrainte Play Store.

Qu'est-ce que RVA23 et pourquoi c'est important ?

RVA23 est un profil de plateforme RISC-V qui standardise les extensions hardware obligatoires pour faire tourner Linux et FreeBSD a l'echelle distro. Il rend les SoCs RISC-V interoperables : un kernel signe RVA23 demarre sur tous les SoCs RVA23-compliant, sans rebuild. Avant RVA23, chaque SoC etait un cas particulier. Apres RVA23, l'industrie peut shipper. C'est l'equivalent de ce qu'a ete ARMv8 pour ARM en 2011.

RISC-V est-il pret pour des projets industriels en production ?

Oui pour MCU, capteurs IoT, accelerateurs IA edge et automotive ASIL-D (cores certifies disponibles). Plus prudent pour les serveurs cloud haute performance ou ARM Neoverse et AMD EPYC restent les references jusqu'a la sortie effective d'Ascalon-X. Notre recommandation generale en 2026 : RISC-V est un choix defendable pour tout projet qui se finalise apres Q3 2026, a condition de figer le SoC sur une famille avec roadmap publique a cinq ans.

Quel toolchain et IDE pour developper RISC-V ?

GCC RISC-V et LLVM RISC-V sont matures (les deux supportent RVA23 et le vector v1.0). Les IDE professionnels (SEGGER Embedded Studio, IAR, Eclipse CDT, VS Code avec extensions PlatformIO) supportent RISC-V depuis 2023. Les RTOS Zephyr et FreeRTOS ont des ports stables. Pour le debug, OpenOCD supporte les principaux probes (J-Link, FT2232, dedicated RISC-V debuggers). C'est aujourd'hui un environnement de developpement professionnel mature, pas un projet de recherche.

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