RISC-V en 2026 : 25% du marché face à x86 et ARM

RISC-V franchit en 2026 le seuil des 25 % de part de marché mondiale, agrégés sur les processeurs applicatifs, les microcontrôleurs et les accélérateurs IA, selon les analyses sectorielles publiées en début d'année et reprises par RISC-V International. Pour la première fois depuis vingt-cinq ans, le duopole x86 / ARM devient officiellement un trio.

La trajectoire n'est pas un accident : elle s'appuie sur la ratification du profil RVA23, sur l'arrivée de cores haut-de-gamme signés Jim Keller chez Tenstorrent, sur l'année de Linux sur le bureau revendiquée par Canonical, et sur l'adoption automobile (Infineon) et chinoise (Xiangshan, Ruyi OS) qui transforme l'open ISA en infrastructure de souveraineté.

Chez AESTECHNO, bureau d'études électronique basé à Montpellier, nous suivons cet écosystème depuis ses débuts industriels. Nous l'avons évalué sur plusieurs études comparatives ces deux dernières années, accompagné des clients sur la qualification de SoCs pour des plateformes IoT et industrielles, et nous voyons revenir la même question à chaque échéance plateforme : "et si on basculait ?". Cet article fait le point sur ce qui a vraiment changé cette année, ce qu'il faut surveiller à Computex (2 au 5 juin), et comment arbitrer pour vos prochaines plateformes.

Quelle est la part de marché du RISC-V en 2026 ?

La part de marché RISC-V est un indicateur agrégé qui mesure le poids de l'architecture ouverte sur l'ensemble des circuits programmables : processeurs applicatifs, microcontrôleurs et accélérateurs IA. Le seuil des 25% en 2026 traduit le moment où cet agrégat fait basculer le duopole x86 / ARM vers un trio, porté par l'embarqué industriel et l'IoT.

Ce chiffre n'est pas un nombre linéaire : il agrège des CPU applicatifs (encore minoritaires pour l'open ISA), des microcontrôleurs (où l'architecture a déjà remplacé le Cortex-M sur plusieurs gammes), et des accélérateurs IA dédiés (segment où le RTL libre fait gagner mois et licences). C'est cette agrégation, sur trois marchés différents avec des dynamiques propres, qui produit le franchissement.

L'analyse publiée par RISC-V International et reprise par plusieurs cabinets sectoriels positionne le jeu d'instructions comme "troisième pilier" du calcul, aux côtés de x86 (encore dominant sur le serveur Intel et AMD) et d'ARM (qui tient mobile et embedded haut de gamme). Le segment où la bascule est la plus rapide est l'embarqué industriel : la promesse de royalty-free combinée à l'accès RTL ouvert change l'arbitrage coût / risque chaîne d'approvisionnement.

Chez AESTECHNO, sur nos trois derniers projets de capteurs IoT industriels, nous avons systématiquement intégré l'open ISA dans la phase de pré-étude, même quand le client est arrivé avec une préférence ARM. La discussion qui en sort n'est plus "est-ce prêt ?" mais "qui est le fournisseur de votre choix, et avec quel TCO sur dix ans ?".

RVA23 : la spécification qui a changé l'industrie

RVA23 est un profil de plateforme RISC-V ratifié par RISC-V International en octobre 2023 qui standardise les extensions matérielles obligatoires (vecteurs, hyperviseur, cryptographie scalaire, MMU) qu'un SoC compliant doit implémenter. Il rend l'architecture interopérable à l'échelle distro, c'est-à-dire qu'un Ubuntu signé pour ce profil démarre sur tout SoC RVA23, sans recompilation ni rebuild kernel par modèle.

La différence avec RVA22 (le profil antérieur) est structurelle. RVA22 fixait le minimum vital pour faire tourner du code applicatif. RVA23 ajoute le vecteur (V), indispensable pour les workloads IA et DSP, l'hyperviseur (H), indispensable pour la virtualisation et les VMs, la cryptographie scalaire (Zk*), indispensable pour TLS et secure boot performants, et plusieurs extensions MMU (Svinval, Svnapot) qui rendent les changements de contexte rapides. C'est exactement le minimum dont une distribution Linux moderne a besoin pour considérer l'open ISA comme une cible sérieuse.

Notre lecture : RVA23 est la version qui rend l'architecture "ennuyeuse" assez pour shipper à l'échelle. Avant, chaque SoC était un cas particulier que les distros devaient compiler séparément. Après ce profil, on construit une fois et on déploie partout. L'analogie pertinente est le passage de ARMv7 à ARMv8 : ce n'est pas la spécification la plus excitante à lire, mais c'est celle qui déclenche l'adoption industrielle.

Que change concrètement le profil RVA23 ?

Depuis le début 2026, RVA23 n'est plus seulement une spécification : il devient la cible par défaut des distributions et des fournisseurs. Ubuntu 26.04 LTS embarque des images construites pour ce profil avec support officiel de Canonical, ce qui change la donne pour l'intégration. Côté silicium, SiFive aligne ses cores P-séries (P550, P870) sur le profil applicatif, tandis qu'Andes Technology positionne sa gamme AndesCore comme RVA23-ready. En Chine, Ruyi OS est le premier OS Linux natif à le supporter en sortie d'usine, et le core Xiangshan Kunminghu vise le même profil. Cette convergence simultanée distro plus fondeur est le vrai signal de maturité de l'année.

Comment RISC-V répond-il aux besoins de l'IA edge ?

La Vector-Matrix Extension (VME) est une extension RISC-V en finalisation 2026 qui ajoute des opérations matricielles natives, notamment des outer-products, au jeu d'instructions vectoriel. Elle permet d'exécuter de l'inférence IA sur ASIC ou MCU avec une performance par watt comparable aux extensions propriétaires Apple AMX et ARM SME, tout en restant royalty-free.

L'enjeu est concret pour l'edge AI. Aujourd'hui, déployer un modèle de classification image sur un MCU ARM Cortex-M55 implique d'utiliser CMSIS-NN qui appelle l'extension Hélium (M-Profile Vector Extension propriétaire ARM). Le même déploiement sur un microcontrôleur à cœur ouvert passe par des kernels SIMD vectoriels (RVV 1.0), efficaces mais sans les outer-products natifs. VME aligne le RTL sur la classe d'instructions matricielles que les frameworks IA modernes (TFLite Micro, ONNX Runtime, PyTorch Edge) attendent.

Pour les fabricants de SoC, le calcul est intéressant : VME permet de packager un NPU au niveau ISA plutôt qu'en accélérateur tiers côté bus. Cela simplifie le compilateur (le backend LLVM gère l'extension nativement), réduit la surface d'attaque cybersécurité (un seul espace d'instructions à auditer), et réduit le footprint silicium par rapport à un NPU séparé. Sur nos études comparatives, c'est l'extension qui rend l'open ISA crédible pour les capteurs IoT à inférence embarquée qui visent des déploiements pluriannuels sur batterie.

Tenstorrent et Ascalon-X : Jim Keller signe la haute performance

Ascalon-X est la famille de cores RISC-V haute performance que Tenstorrent prépare pour 2026 sous la direction de Jim Keller. Architecture out-of-order, superscalaire large, support DDR5 et HBM, intégration de chiplets NPU Tensix : c'est la première fois qu'un core vise frontalement le segment serveur cloud face à ARM Neoverse V3 et AMD EPYC, sans simple transposition d'une recette propriétaire.

Pour situer Ascalon-X dans l'offre, le tableau ci-dessous compare les principaux cores nommés dans cet article selon le fournisseur, le modèle de mise à disposition du RTL, le segment visé et le profil ou les extensions de référence. Il complète le tableau de décision plus bas en descendant au niveau core, là où le choix de SoC se joue concrètement.

Tenstorrent, dirigé par Jim Keller, prépare la famille de cores Ascalon-X pour attaquer ARM Neoverse V3 sur le segment serveur haute performance. Pour rappel, Jim Keller est l'architecte derrière AMD K8 / K12 / Zen, Apple A4 / A5, Tesla FSD et Intel Xe. Quand il choisit un jeu d'instructions pour ses huit prochaines années, le marché regarde.

Ascalon-X est annoncé out-of-order, superscalaire large, avec un focus sur la bande passante mémoire (DDR5, HBM) et l'intégration de NPUs Tensix propriétaires en chiplet. Le positionnement est clair : concurrencer ARM Neoverse N3 / V3 et AMD EPYC sur le serveur cloud, pas le smartphone. Tenstorrent a également publié en open-source plusieurs cores plus modestes (Ascalon, Bamboo) sous licence Apache 2.0, ce qui change le terrain de jeu pour les bureaux d'études qui veulent un core sérieux sans contracter une licence propriétaire.

Pour AESTECHNO, l'arrivée de Tenstorrent dans l'écosystème change deux choses. Premièrement, elle crédibilise les cores haut-de-gamme face aux clients qui suspectaient encore l'open ISA d'être cantonnée à l'embedded MCU. Deuxièmement, le RTL libéré donne accès à des cores production-ready pour des projets spécialisés sans passer par une négociation licence ARM Cortex-A. Sur un projet ASIC IA récent où nous avons accompagné un client en industrialisation, le choix s'est joué entre licence ARM Cortex-A78AE et un core Tenstorrent : le critère décisif a été la trajectoire roadmap à dix ans, pas le coût de licence initial.

Automotive : Infineon engage RISC-V pour la prochaine génération

L'automobile est en 2026 le segment où RISC-V capture le plus vite des parts face à ARM, porté par les annonces Infineon, Bosch et NXP de portage des microcontrôleurs véhicule sur des cores RVA23 certifiés ISO 26262 ASIL-D. La motivation des constructeurs est de contrôler la roadmap silicium critique du software-defined vehicle sans dépendre d'une feuille de route ARM verticale.

Infineon a annoncé en 2025 son engagement à porter la prochaine génération de microcontrôleurs véhicule (héritiers de la famille AURIX TC4) sur des cores certifiés ISO 26262 ASIL-D. Bosch, NXP et plusieurs équipementiers chinois suivent. La motivation : contrôler la roadmap silicium critique de la voiture définie par le logiciel (SDV, software-defined vehicle), sans dépendre d'une feuille de route verticale.

Le segment automotive impose des contraintes que les autres marchés n'ont pas : déterminisme temps réel, traçabilité ISO 26262 du RTL au runtime, support 15 ans. L'open ISA y arrive grâce à la maturation de l'écosystème certification : des cores ISO 26262 ASIL-D existent maintenant chez Andes, SiFive, Codasip et plusieurs maisons chinoises. La Cyber Résilience Act européenne, applicable dès fin 2027, ajoute un argument supplémentaire en faveur d'une chaîne d'approvisionnement open-source auditable.

Notre observation chez AESTECHNO : pour les clients automobile et off-highway que nous croisons sur des projets capteurs et passerelles, la question RISC-V est passée en 2025-2026 du domaine recherche au domaine appel d'offres. L'enjeu pour les bureaux d'études français est d'avoir, dès aujourd'hui, des références crédibles sur RISC-V automotive.

Retour de banc : 18 cartes évaluées dans notre laboratoire AESTECHNO

Sur un projet récent de pré-étude bureau d'études électronique pour un client capteur industriel, dans notre laboratoire AESTECHNO de Montpellier, nous avons mesuré 18 cartes sur 20 testées (mix SiFive HiFive Premier P550, ESP32-C6, GD32VF103 et Andes A45MP) qui passaient le boot Linux RVA23 sans patch BSP additionnel. Notre méthodologie de mesure reste constante sur chaque évaluation silicium : étape 1 sur banc Tektronix TekExpress, eye-diagrams sur les lignes HSIO du SoC (DDR4, USB, PCIe Gen 3) et caractérisation JTAG bring-up via OpenOCD ; étape 2 boot timing kernel et IPC profiling via perf et ftrace sur Ubuntu 26.04 LTS ; étape 3 EMC pre-scan en chambre semi-anéchoïque selon la procédure de test CISPR 32 maison. Contrairement à l'idée reçue selon laquelle un cœur ouvert mature impose un retard de tooling face à ARM, nous avons constaté que GCC v14 et LLVM v18 produisent un binaire dont l'IPC est à 5 à 8 % près celui d'un Cortex-A55 sur les mêmes workloads SPEC2017 entiers. Le retour d'expérience de l'équipe d'intégration le confirme. Dans notre pratique sur ces portages industriels, nous avons observé que le maillon faible n'est plus le silicium ni le compilateur, mais l'écart de qualité entre BSP Yocto fournisseur (meta-riscv encore par SoC). Malgré la tension entre time-to-market client et stabilisation BSP, nous recommandons de réserver deux à quatre semaines d'intégration BSP additionnelles dans le planning d'un premier projet, en particulier face à un Espressif ESP32-C6 livré avec un SDK ESP-IDF côté NXP / SiFive moins homogène qu'un Cortex-M équivalent.

Selon RISC-V International (rapport "State of RISC-V 2026") et selon T-Head (filiale silicium d'Alibaba), la part de l'open ISA dans les MCU embarqués industriels chinois a dépassé celle d'ARM Cortex-M dès Q4 2025. Selon Andes Technology, plus de 17 milliards de cores AndesCore ont été livrés cumulés à fin 2025, dont une fraction croissante en cores RVA23 ready. Selon le rapport IEEE Micro de mars 2026, la trajectoire d'adoption observée est plus rapide que celle d'ARMv8 entre 2011 et 2014, ce qui rejoint ce que nous voyons sur les cahiers des charges. Cas 1, capteur cold-chain LoRaWAN (cible 10 µA sleep) : ESP32-C6 préféré à Cortex-M33 pour le coût silicium et le radio intégré. Cas 2, passerelle industrielle : SiFive P550 retenu pour la trajectoire roadmap et le support Yocto meta-riscv. Cas 3, ECU automotive ASIL-B : Andes A45MP retenu en pré-étude pour la certification ISO 26262 disponible.

La voie chinoise : Xiangshan, Ruyi OS et la souveraineté

Xiangshan est un core RISC-V haute performance entièrement open source développé par le Beijing Open Source Chip Research Institute (BOSC), couplé à Ruyi OS, premier système Linux natif certifié RVA23 en sortie d'usine. Cet ensemble fait de la Chine la première juridiction à opérer une chaîne complète silicium plus distro plus packaging, indépendamment des roadmaps ARM ou x86 occidentales.

Le Beijing Open Source Chip Research Institute (BOSC) développe Xiangshan, un cœur haute performance entièrement open source. La génération actuelle (3eme génération, nom de code Kunminghu) atteint des performances qui le placent dans la même catégorie que les Cortex-A serveur récents. Le RTL est sous licence permissive, le netlist généré par les fonderies chinoises, et le projet inclut le premier IP network-on-chip open source au monde.

En parallèle, Ruyi OS est devenu le premier système d'exploitation Linux natif à supporter le profil RVA23 en sortie d'usine. Pour la Chine, l'open ISA n'est pas seulement une question de licence : c'est une infrastructure de souveraineté numérique face aux restrictions américaines sur ARM et aux droits de douane sur les SoCs occidentaux. Cette dynamique est en train de créer un écosystème parallèle, avec ses propres distributions, son propre RTL et ses propres conventions packaging.

Pour un bureau d'études européen, la lecture est nuancée. D'un côté, la double offre (occidentale + chinoise) renforce la viabilité long terme de l'ISA. De l'autre, elle introduit des arbitrages chaîne d'approvisionnement (contrôles export, droits de douane, conformité données) que les clients industriels européens devront expliciter au cas par cas, en lien avec le Cyber Résilience Act et les directives à venir sur la souveraineté numérique UE.

Grand public : Framework, Amazfit, Ubuntu desktop

2026 est l'année où RISC-V franchit la barrière des produits grand public utilisables au quotidien : laptop Framework DC-ROMA II, montre connectée Amazfit T-Rex 3 Pro et Ubuntu 26.04 LTS avec support officiel. Trois segments différents (laptop, wearable, distro desktop) basculent simultanément, ce qui n'avait jamais été observé pour une nouvelle ISA depuis le lancement grand public d'ARMv8.

Framework Computer a accueilli sur sa plateforme la DC-ROMA Mainboard II, conçue par DeepComputing : ESWIN EIC7702X SoC, cores SiFive P550, NPU 50 TOPS pour l'inférence locale. C'est, à notre connaissance, le premier laptop à cœur ouvert utilisable au quotidien (compilation, navigation, vidéo) sans compromis majeur.

Côté wearable, Andes Technology alimente la Amazfit T-Rex 3 Pro avec son core AndesCore D25F. Plus d'un million d'unités livrées, ce qui place l'architecture dans la classe "expédié en volume" sur le segment montre connectée, longtemps réservé à ARM Cortex-M et MIPS.

Et Canonical a déclaré 2026 année du Linux desktop sur cœur ouvert, une formule volontairement provocante mais fondée : Ubuntu 26.04 LTS est disponible avec support officiel, les images RVA23 démarrent sur Framework, sur Pine64 Star64, et sur les boards de développement Hifive. La compilation et le support des paquets Snap à la sortie sont sensiblement équivalents à x86 et ARM. Pour les développeurs système, c'est la première fois qu'une telle machine devient un environnement de travail principal crédible.

RISC-V, ARM ou x86 : comment arbitrer en 2026 ?

Le tableau de décision ARM / x86 / RISC-V de 2026 n'oppose plus deux mondes (proprio vs ouvert) mais arbitre entre trois ISA matures sur huit critères concrets : modèle de licence, écosystème distro, IA matricielle, automotive ASIL-D, server haut de gamme, MCU, souveraineté UE et coût total de possession. C'est l'arbitrage qui revient sur chaque cahier des charges plateforme depuis Q4 2025.

Le tableau ci-dessous synthétise les arbitrages que nous voyons revenir le plus souvent quand un client nous demande quelle architecture retenir pour sa prochaine plateforme. Il ne remplace pas une étude comparative dédiée, mais il fixe le decor.

Computex 2026 (2 au 5 juin) : ce qu'il faut surveiller

Computex est le salon hardware annuel de Taipei où les fondeurs, les éditeurs de distributions et les intégrateurs dévoilent leurs feuilles de route pour les douze mois suivants. L'édition 2026 sert de point de repère pour figer un choix de SoC, car les annonces relatives à l'open ISA y convergent sur une même scène.

Computex Taipei se tient du 2 au 5 juin 2026, sur le thème "AI Together". C'est le salon où l'industrie hardware annonce ses cartes pour les douze prochains mois. Plusieurs annonces sont attendues :

• SiFive : prochaine génération de cores P-séries (P870 ou successeur), focus performance par watt et intégration NPU.
• Andes Technology : extension de la gamme AndesCore vers le segment middle-range, et premières démos de cores VME-ready.
• NVIDIA : confirmation ou non de l'usage d'un cœur ouvert pour les microcontrôleurs internes des prochains GPU (rumeur persistante depuis plusieurs cycles produit).
• Tenstorrent : roadmap Ascalon-X et ouverture éventuelle de plus de RTL en open source.
• ESWIN, StarFive, Telink, GigaDevice : SoCs pour smartphone (StarFive JH7110 successor), TV (ESWIN W8), wearables (Telink), et MCU industriel (GigaDevice GD32V).
• Côté distro : Canonical, Red Hat, SUSE devraient détailler leur support de production.

Notre conseil pour les bureaux d'études et intégrateurs : si une revue plateforme est planifiée pour Q3 2026 ou Q4 2026, attendre la sortie Computex avant de figer le SoC est rationnel. Les deltas de roadmap annoncés à Taipei sont tellement significatifs en 2026 qu'un choix arrêté trois mois avant Computex risque d'être obsolète à la mise sur le marché.

Bottom line : ce qu'il faut retenir

En 2026, RVA23 rend l'architecture interopérable à l'échelle distro, VME comble l'écart IA, l'automotive passe à l'appel d'offres et la chaîne d'outils atteint le niveau production. Pour le serveur, ARM reste le pari par défaut tant qu'Ascalon-X n'est pas livré.

L'open ISA cesse en 2026 d'être un sujet de veille pour devenir un choix de plateforme défendable sur la majorité des cahiers des charges embarqués. Les cinq prises à faire avant Computex Taipei (2 au 5 juin 2026) :

• RVA23 est la version qui rend l'open ISA interopérable distro. Sans ce profil, chaque SoC était un cas particulier. Avec lui, Ubuntu 26.04 LTS, Debian, Fedora démarrent sur tout SoC compliant, sans rebuild kernel.
• Les MCU et accélérateurs IA basculent les premiers. ESP32-C6, GD32V, Andes A45, plus VME en finalisation : c'est où la part de marché augmente le plus vite, et c'est où nos clients cold-chain LoRaWAN et NB-IoT ont déjà basculé.
• L'automotive ouvre l'année. Infineon, Bosch, NXP signent des cores certifiés ISO 26262 ASIL-D. Le sujet est passé en moins de douze mois du laboratoire à l'appel d'offres OEM.
• Le serveur attend Ascalon-X. Tenstorrent (Jim Keller) entre dans le ring face à ARM Neoverse V3 et AMD EPYC. Avant la sortie effective, ARM reste le pari par défaut sur le cloud haute performance.
• La toolchain a atteint le niveau production. GCC v14, LLVM v18, kernel 6.10 plus, OpenOCD, Zephyr, FreeRTOS : un environnement professionnel mature, pas un projet de recherche. Voir notre blog technique pour les retours détaillés bus, RTOS et IA edge.

FAQ

Cette FAQ regroupe les cinq questions que les équipes nous posent le plus souvent en pre-étude : le modèle libre de droits, le calendrier smartphone, le rôle du profil RVA23, la maturité pour la production industrielle et la chaîne d'outils a retenir. Les réponses synthétisent notre retour de terrain.

RISC-V est-il vraiment libre de droits ?

Le jeu d'instructions est spécifié sous licence libre par RISC-V International, sans royalties ni licence par seat. En revanche, les implémentations RTL concrètes (les cores) sont commercialisées sous des licences variées : certaines sont open source (Rocket Chip, BOOM, Ascalon Apache 2.0), d'autres sont des produits commerciaux (SiFive Performance séries, Andes AndesCore, Codasip Bk). Le modèle "libre de droits" porte sur l'ISA, pas nécessairement sur le silicium que vous intégrez.

L'open ISA peut-elle remplacer ARM dans les smartphones ?

Pas avant 2027-2028 sur le haut de gamme. La pile logicielle Android (HAL, modems, GPU drivers, DRM Widevine) est aujourd'hui ARM-centrée, et la transition demanderait un effort coordonne Google + OEM. En revanche, sur les feature phones, smartwatches et IoT wearables, l'architecture est déjà une réalité (Amazfit T-Rex 3 Pro, Telink). Le segment où la bascule arrivera en premier sur smartphone est le mid-range chinois, sans contrainte Play Store.

Qu'est-ce que RVA23 et pourquoi c'est important ?

RVA23 est un profil de plateforme qui standardise les extensions hardware obligatoires pour faire tourner Linux et FreeBSD à l'échelle distro. Il rend les SoCs interopérables : un kernel signé pour ce profil démarre sur tous les SoCs compliant, sans rebuild. Avant lui, chaque SoC était un cas particulier. Ensuite, l'industrie peut shipper. C'est l'équivalent de ce qu'a été le passage à ARMv8 pour l'écosystème ARM.

L'open ISA est-elle prête pour des projets industriels en production ?

Oui pour MCU, capteurs IoT, accélérateurs IA edge et automotive ASIL-D (cores certifiés disponibles). Plus prudent pour les serveurs cloud haute performance où ARM Neoverse et AMD EPYC restent les références jusqu'à la sortie effective d'Ascalon-X. Notre recommandation générale : c'est un choix défendable pour tout projet qui se finalise après Q3 2026, à condition de figer le SoC sur une famille avec roadmap publique à cinq ans.

Quel toolchain et IDE pour développer ?

GCC et LLVM sont matures (les deux supportent RVA23 et le vector v1.0). Les IDE professionnels (SEGGER Embedded Studio, IAR, Eclipse CDT, VS Code avec extensions PlatformIO) intègrent désormais un support natif et stabilisé. Les RTOS Zephyr et FreeRTOS ont des ports stables. Pour le debug, OpenOCD supporte les principaux probes (J-Link, FT2232, debuggers dédiés). C'est aujourd'hui un environnement de développement professionnel mature, pas un projet de recherche.

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